JP2010130283A - カウンタ回路 - Google Patents

Abstract

【課題】本発明は、簡単な回路構成で遅延時間を切替えることができるカウンタ回路を提供することを目的とする。
【解決手段】初段は発振器からクロックを供給され、初段以降の各段は前段のＱ出力を供給される縦続接続された複数段のフリップフロップで構成されるカウンタ回路であって、複数段のフリップフロップ２１−１〜２１−ｎの全部又は一部は外部からモード信号を供給され、モード信号が通常遅延モードを指示するとき複数段のフリップフロップ２１−１〜２１−ｎの全部は供給されるクロック又は前段のＱ出力を１／２分周して後続段に供給し、モード信号が遅延短縮モードを指示するときモード信号を供給された各段のフリップフロップは供給されるクロック又は前段のＱ出力をスルーで後続段に供給する。
【選択図】 図２

Description

本発明は、縦続接続されたトリガ型の複数段のフリップフロップで構成されるカウンタ回路に関する。

近年、二次電池としてリチウムイオン電池がデジタルカメラなど携帯機器に搭載されている。リチウムイオン電池は過充電及び過放電に弱いため、過充電及び過放電の保護回路を備えた電池パックの形態で使用される。

電池パックには保護ＩＣ（集積回路）が設けられている。保護ＩＣは、過充電検出回路、過放電検出回路、過電流検出回路等を内蔵しており、過放電検出回路或いは過電流検出回路で過放電或いは過電流を検出したときＭＯＳトランジスタを遮断してリチウムイオン電池の放電を停止し、また、過充電検出回路で過充電を検出したときＭＯＳトランジスタを遮断してリチウムイオン電池の充電を停止する。

上記の過充電検出回路、過放電検出回路、過電流検出回路においては、それぞれの検出時間を計時し、検出時間が所定時間（遅延時間）を超えた場合に、過充電検出、過放電検出、過電流検出を確定させてＭＯＳトランジスタの遮断を行うことで誤動作を防止している。つまり、過充電検出、過放電検出、過電流検出が確定するまでに所定時間を要する。

しかし、製造時に保護ＩＣの試験を行う場合には、上記過充電検出、過放電検出、過電流検出に所定時間（遅延時間）を要するために、試験時間が長くなるという問題がある。このため、試験時には保護ＩＣに時短モードを設定して上記所定時間（遅延時間）を短縮又はなしとすることが行われている。

例えば、特許文献１には、テスト用端子の入力レベルがハイレベル（ＶＤＤ），ミドルレベル（ＶＤＤ／２），ローレベル（ＶＳＳ）のいずれであるかを判定して、コンパレータ出力の遅延時間を、通常の遅延時間モード，遅延時間短縮モード，遅延時間なしモードのいずれかに切替えることが記載されている。
特開２００２−１８６１７３号公報

従来回路では、テスト用端子の入力レベルをハイレベル（ＶＤＤ），ミドルレベル（ＶＤＤ／２），ローレベル（ＶＳＳ）のいずれかに設定することで、通常の遅延時間モード，遅延時間短縮モード，遅延時間なしモードの３種類の時短モードを設定している。

このため、従来回路はテスト用端子の入力レベルがハイレベル（ＶＤＤ），ミドルレベル（ＶＤＤ／２），ローレベル（ＶＳＳ）のいずれであるかを判定するための判定回路として、２つのインバータと、１つのノア回路と、３つのナンド回路を必要である。また、判定回路の判定結果に応じて、発振器におけるコンデンサの充電電流を変化（増加／減少）させることにより、発振周波数を調整（高／低）して遅延時間を切替えている。

このため、従来回路は、判定回路を必要とするので回路構成が複雑となり、コンデンサの充電電流が変化すると過充電検出回路及び過放電検出回路の検出精度が低下するという問題があった。

本発明は、上記の点に鑑みなされたものであり、簡単な回路構成で遅延時間を切替えることができるカウンタ回路を提供することを目的とする。

本発明の一実施態様によるカウンタ回路は、初段は発振器からクロックを供給され、初段以降の各段は前段のＱ出力を供給される縦続接続された複数段のフリップフロップ（２１−１〜２１−ｎ）で構成されるカウンタ回路であって、
前記複数段のフリップフロップ（２１−１〜２１−ｎ）の全部又は一部は外部からモード信号を供給され、前記モード信号が通常遅延モードを指示するとき前記複数段のフリップフロップ（２１−１〜２１−ｎ）の全部は供給されるクロック又は前段のＱ出力を１／２分周して後続段に供給し、前記モード信号が遅延短縮モードを指示するとき前記モード信号を供給された各段のフリップフロップは供給されるクロック又は前段のＱ出力をスルーで後続段に供給する。

好ましくは、前記複数段のフリップフロップ（２１−１〜２１−ｎ）それぞれは、
Ｄ端子の入力データを取り込む第１のアナログスイッチ（３１）と、前記第１のアナログスイッチの出力を反転する第１の反転素子（３２）と、前記第１の反転素子の出力を反転する第２の反転素子（３３）と、前記第１、第２反転素子でループを形成する第２のアナログスイッチ（３４）とを有する第１のラッチ回路（３５）と、
前記第１のラッチ回路の出力データを取り込む第３のアナログスイッチ（３６）と、前記第３のアナログスイッチの出力を反転する第３の反転素子（３７）と、前記第３の反転素子の出力を反転する第４の反転素子（３８）と、前記第３、第４の反転素子でループを形成する第４のアナログスイッチ（３９）とを有する第２のラッチ回路（４０）を有し、
前記第２、第４の反転素子（３３，３８）は、前記モード信号が遅延短縮モードを指示するとき所定レベルを固定出力する。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、簡単な回路構成で遅延時間を切替えることができる。

以下、図面に基づいて本発明の実施形態について説明する。

＜カウンタ回路＞
図１は本発明のカウンタ回路の一実施形態の回路構成図を示す。同図中、カウンタ回路２０は、コントロール端子ＣＮＴ付きのＤ型フリップフロップ２１−１〜２１−ｎを有している。端子２２には発振器からのクロックが入力されフリップフロップ２１−１のＣＫ端子に供給される。端子２３には発振器からのクロックを反転した反転クロックが入力されフリップフロップ２１−１のＣＫＢ端子に供給される。

フリップフロップ２１−１のＱ端子は次段のフリップフロップ２１−２のＣＫＢ端子に接続され、フリップフロップ２１−１のＱＢ端子（Ｑ端子の反転出力）はフリップフロップ２１−１のＤ端子に接続されてトリガ型フリップフロップを構成すると共に、次段のフリップフロップ２１−２のＣＫ端子に接続されている。フリップフロップ２１−１〜２１−ｎそれぞれはトリガ型フリップフロップを構成することにより、それぞれのＤ端子入力を１／２分周する。

フリップフロップ２１−２〜２１−ｎも同様にＱＢ端子をＤ端子に接続されてトリガ型フリップフロップを構成すると共に、フリップフロップ２１−１〜２１−ｎはＣＫ端子，ＣＫＢ端子を前段のＱＢ端子，Ｑ端子に接続されることで縦続接続されており、フリップフロップ２１−ｎのＱ端子，ＱＢ端子それぞれは端子２４，２５に接続されている。

また、フリップフロップ２１−１〜２１−ｎそれぞれのＤＳ端子は端子２６に接続されてモード信号を供給されている。

＜フリップフロップ＞
図２は、コントロール端子ＣＮＴ付きのＤ型フリップフロップ２１−１〜２１−ｎの一実施形態の回路構成図を示す。同図中、アナログスイッチ３１，インバータ３２，ノア回路３３，アナログスイッチ３４でラッチループを構成する第１段ラッチ回路３５と、アナログスイッチ３６，ノア回路３７，ノア回路３８，アナログスイッチ３９でラッチループを構成する第２段ラッチ回路４０と、インバータ４１とを有している。

端子５１，５２からの電源Ｖｄｄ，Ｖｓｓそれぞれは各回路素子に供給される。ＣＫＢ端子５３，ＣＫ端子５４から入力される反転クロック，クロックそれぞれはアナログスイッチ３１，３４，３６，３９の制御端子に供給される。Ｒ端子５５から入力されるリセット信号はノア回路３３，３７の入力端子に供給される。Ｄ端子５６から入力されるデータ信号はアナログスイッチ３１の入力端子に供給される。ＤＳ端子５７から入力されるモード信号（ローレベルで通常遅延モード／ハイレベルで遅延短縮モード）はノア回路３３，３８の入力端子に供給される。ノア回路３７の出力信号はＱ端子５８から出力される。また、ノア回路３７の出力信号をインバータ４１で反転した信号はＱＢ端子５９から出力される。

なお、通常のラッチ回路ではノア回路３３，３７，３８の代りにインバータを用いるが、本実施形態ではＤＳ端子５７入力がローレベルのときにインバータとして動作するノア回路３３，３７，３８を用いているために、ＤＳ端子５７入力がローレベル，ハイレベルに拘わらず、Ｑ端子５８を反転してＱＢ端子５９から出力するためにインバータ４１を設けている。

＜カウンタ回路の動作、ＤＳ：ローレベル（通常遅延モード）＞
まず、ＤＳ端子５７の入力がローレベルのときの動作を説明する。ＤＳ端子５７入力がローレベルのときノア回路３８はインバータとして動作する。

Ｒ端子５５にハイレベルのリセット信号が供給されるとノア回路３３，３７の出力はローレベルとなり、ノア回路３８の出力はハイレベルとなる。

この後、Ｒ端子５５がローレベルとなるとノア回路３３，３７はインバータとして動作する。

ＣＫＢ端子５３入力がハイレベル、かつＣＫ端子５４入力がローレベルのとき、アナログスイッチ３１がオン、アナログスイッチ３４がオフとなり、第１段ラッチ回路３５はＤ端子５６の入力信号をノア回路３２で反転してＡ点から第２段ラッチ回路４０に供給する。また、アナログスイッチ３６がオフ、アナログスイッチ３９がオンとなり、第２段ラッチ回路４０はＱ端子の状態をラッチループ（３７，３８，３９）にてラッチしてＱ端子５８から出力する。このＱ端子５８出力は図１に示すようにＤ端子５６に供給される。

ＣＫＢ端子５３入力がローレベル、かつＣＫ端子５４入力がハイレベルのとき、アナログスイッチ３１がオフ、アナログスイッチ３４がオンとなり、第１段ラッチ回路３５はＡ点の状態をラッチループ（３２，３３，３４）にてラッチして第２段ラッチ回路４０に供給する。また、アナログスイッチ３６がオン、アナログスイッチ３９がオフとなり、第２段ラッチ回路４０はＡ点の信号をノア回路３７で反転してＱ端子５８から出力し、このＱ端子５８出力は図１に示すようにＤ端子５６に供給される。

図３に示すように、時点ｔ１でＲ端子５５がローレベルとなった後、時点ｔ２で端子２２のクロックが立ち下がり、その後、時点ｔ３で端子２２のクロックが立ち上がると（１回目）、フリップフロップ２１−１のＱ端子５８出力は立ち上がり、ＱＢ端子５９出力は立ち下がる。更に、時点ｔ５で端子２２のクロックが立ち上がる（２回目）と、フリップフロップ２１−２のＱ端子５８出力は立ち上がり、ＱＢ端子５９出力は立ち下がる。また、時点ｔ６で端子２２のクロックが立ち上がる（４回目）と、フリップフロップ２１−３のＱ端子５８出力は立ち上がり、ＱＢ端子５９出力は立ち下がる。

つまり、１段のフリップフロップで端子２２に供給されるクロックを１／２分周しており、カウンタ回路２０は発振器から供給されるクロックを１／２^ｎ分周して出力する。

＜カウンタ回路の動作、ＤＳ：ハイレベル（遅延短縮モード）＞
次に、ＤＳ端子５７の入力がハイレベルのときの動作を説明する。ＤＳ端子５７入力がハイレベルのときノア回路３３，３８はローレベルの固定出力となる。また、Ｒ端子５５がローレベルとなるとノア回路３７はインバータとして動作する。

ＣＫＢ端子５３入力がハイレベル、かつＣＫ端子５４入力がローレベルのとき、アナログスイッチ３１がオン、アナログスイッチ３４がオフとなり、第１段ラッチ回路３５はＤ端子５６の入力信号をノア回路３２で反転してＡ点から第２段ラッチ回路４０に供給する。また、アナログスイッチ３６がオフ、アナログスイッチ３９がオンとなり、第２段ラッチ回路４０はノア回路３８のローレベル固定出力をノア回路３７で反転したハイレベルをＱ端子５８から出力し、このＱ端子５８出力は図１に示すようにＤ端子５６に供給される。

ＣＫＢ端子５３入力がローレベル、かつＣＫ端子５４入力がハイレベルのとき、アナログスイッチ３１がオフ、アナログスイッチ３４がオンとなり、第１段ラッチ回路３５はノア回路３３のローレベル固定出力をノア回路３２で反転したハイレベルを第２段ラッチ回路４０に供給する。また、アナログスイッチ３６がオン、アナログスイッチ３９がオフとなり、第２段ラッチ回路４０はＡ点の信号をノア回路３７で反転したローレベルをＱ端子５８から出力し、このＱ端子５８出力は図１に示すようにＤ端子５６に供給される。

図４に示すように、時点ｔ１１でＲ端子５５がローレベルとなった後、時点ｔ１２で端子２２のクロックが立ち下がると、フリップフロップ２１−１のＱ端子５８出力は立ち上がり、ＱＢ端子５９出力は立ち下がる。その後、時点ｔ１３で端子２２のクロックが立ち上がると、フリップフロップ２１−１のＱ端子５８出力は立ち下がり、ＱＢ端子５９出力は立ち上がる。つまり、カウンタ回路２０は端子２６から供給されるモード信号がハイレベルのとき、発振器から供給されるクロックをスルーで出力する。このため、遅延時間は発振器出力クロックの１クロック分となる。

＜カウンタ回路の変形例＞
図５は本発明のカウンタ回路の一実施形態の変形例の回路構成図を示す。同図中、カウンタ回路２０は、コントロール端子ＣＮＴ付きのＤ型フリップフロップ２１−１〜２１−ｎを有している。端子２２には発振器からのクロックが入力されフリップフロップ２１−１のＣＫ端子に供給される。端子２３には発振器からのクロックを反転した反転クロックが入力されフリップフロップ２１−１のＣＫＢ端子に供給される。

フリップフロップ２１−１のＱ端子は次段のフリップフロップ２１−２のＣＫＢ端子に接続され、フリップフロップ２１−１のＱＢ端子（Ｑ端子の反転出力）はフリップフロップ２１−１のＤ端子に接続されてトリガ型フリップフロップを構成すると共に、次段のフリップフロップ２１−２のＣＫ端子に接続されている。

フリップフロップ２１−２〜２１−ｎも同様に接続されてトリガ型フリップフロップを構成すると共に、フリップフロップ２１−１〜２１−ｎは縦続接続されており、フリップフロップ２１−ｎのＱ端子，ＱＢ端子それぞれは端子２４，２５に接続されている。

また、最終段以外のフリップフロップ２１−１〜２１−（ｎ−１）のＤＳ端子は端子２６に接続されてモード信号を供給されており、最終段のフリップフロップ２１−ｎのＤＳ端子は接地されている。

この変形例では、端子２６から供給されるモード信号がハイレベルのとき、最終段以外のフリップフロップ２１−１〜２１−（ｎ−１）は、発振器から供給されるクロックをスルーで出力し、フリップフロップ２１−（ｎ−１）の出力するクロックは最終段のフリップフロップ２１−ｎで１／ｎ分周されて端子２４から出力される。このため、遅延時間は発振器出力クロックの２クロック分となる。

同様にして、フリップフロップ２１−１〜２１−ｎのうち最終段からｍ段のフリップフロップのＤＳ端子を接地すれば、遅延時間を発振器出力クロックの２^ｍクロック分とすることができる。このようにして、遅延短縮モードにおける遅延時間の設定の自由度を大きくすることができる。

＜保護ＩＣ＞
図６は、本発明のカウンタ回路を保護ＩＣに適用した電池パックの一実施形態のブロック図を示す。リチウムイオン電池５２と並列に抵抗Ｒ１１とコンデンサＣ１１の直列回路が接続されている。リチウムイオン電池５２の正極は配線により電池パック５０の外部端子（Ｐ＋）５３に接続され、負極は配線により電流遮断用のｎチャネルＭＯＳトランジスタＭ１１，Ｍ１２を介して電池パック５０の外部端子（Ｐ−）５４に接続されている。

ＭＯＳトランジスタＭ１１，Ｍ１２はドレインを共通接続され、ＭＯＳトランジスタＭ１１のソースはリチウムイオン電池５２の負極に接続され、ＭＯＳトランジスタＭ１２のソースは外部端子５４に接続されている。

保護ＩＣ（保護回路）５５はリチウムイオン電池５２の正極から抵抗Ｒ１１を通して電源ＶＤＤを端子５５ａに供給されると共に、リチウムイオン電池５２の負極から電源ＶＳＳを端子５５ｃに供給されて動作する。

また、保護ＩＣ５５は端子５５ｂに外部からモード設定信号を供給され、端子５５ｆに抵抗Ｒ１２の一端を接続され抵抗Ｒ１２の他端は外部端子５４に接続されている。保護ＩＣ５５はＤＯＵＴ出力の端子５５ｄをＭＯＳトランジスタＭ１１のゲートに接続され、ＣＯＵＴ出力の端子５５ｅをＭＯＳトランジスタＭ１２のゲートに接続されている。

保護ＩＣ５５は、過充電検出回路５６，過放電検出回路５７，充電過電流検出回路５８，放電過電流検出回路５９，短絡検出回路６０を内蔵している。過充電検出回路５６は端子５５ａ，５５ｃの電圧からリチウムイオン電池５２の過充電を検出して検出信号を発振器６１，論理回路６３に供給する。過放電検出回路５７は端子５５ａ，５５ｃの電圧からリチウムイオン電池５２の過放電を検出して検出信号を発振器６１，論理回路６５に供給する。

充電過電流検出回路５８は端子５５ｆの電圧からＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２に流れる電流が過大となる過電流を検出して検出信号を発振器６１，論理回路６３に供給する。放電過電流検出回路５９は端子５５ｆの電圧からＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２に流れる電流が過大となる過電流を検出して検出信号を発振器６１，論理回路６５に供給する。短絡検出回路６０は端子５５ｆの電圧から外部端子５３，５４間の短絡を検出して検出信号を遅延回路６６から論理回路６５に供給する。

保護ＩＣ５５の端子（ＤＳ）５５ｂはカウンタ回路６２に接続されている。カウンタ回路６２は図１（又は図５）に示す回路構成であり、図１の端子２２，２３には発振器６１からクロック，反転クロックが供給される。カウンタ回路６２の出力つまり図１の端子２４出力は論理回路６３，６５に供給される。

ここで、充電時（ＭＯＳトランジスタＭ１１，Ｍ１２がオン）に、過充電検出回路５６又は充電過電流検出回路５８が検出信号を出力すると、発振器６１が発振してクロック信号を出力し、カウンタ回路６２でクロック信号を所定値だけカウントした時点で論理回路６３にハイレベル出力を供給する。論理回路６３は、上記検出信号を供給された後、カウンタ回路６２のハイレベル出力を供給されると、充電停止するためにＭＯＳトランジスタＭ１２のゲートに供給する制御信号をローレベルとし、この制御信号をレベルシフト回路６４で所定値だけ低下させるレベルシフトを行って端子５５ｅからＭＯＳトランジスタＭ１２のゲートに供給する。これにより、リチウムイオン電池５２の充電が停止する。なお、このレベルシフトは、端子５５ｃに対して外部端子５４が、電位が低いために行っている。

また、放電時（ＭＯＳトランジスタＭ１１，Ｍ１２がオン）に、過放電検出回路５７又は放電過電流検出回路５９が検出信号を出力すると、発振器６１が発振してクロック信号を出力し、カウンタ回路６２でクロック信号を所定値だけカウントした時点で論理回路６５にハイレベル出力を供給する。論理回路６５は、上記検出信号を供給された後、カウンタ回路６２のハイレベル出力を供給されると、放電停止するためにＭＯＳトランジスタＭ１１のゲートに供給する制御信号をローレベルとし、この制御信号を端子５５ｄからＭＯＳトランジスタＭ１１のゲートに供給する。

なお、短絡検出回路６０の検出信号は遅延回路６６でカウンタ回路６２による遅延と同様に遅延されされて論理回路６５に供給され、論理回路６５は放電停止するためにＭＯＳトランジスタＭ１１のゲートに供給する制御信号をローレベルとし、この制御信号を端子５５ｄからＭＯＳトランジスタＭ１１のゲートに供給する。これにより、リチウムイオン電池５２の放電が停止する。

なお、本実施形態では、従来回路のように、発振器６１におけるコンデンサの充電電流を可変（増加／減少）し発振周波数を調整（高／低）して遅延時間を調整することは行っていない。このため、本実施形態では、遅延時間を変化させても発振器６１の充電電流が変化することがないため、リチウムイオン電池５２から抵抗Ｒ１１に流れる電流が変化することはなく、過充電検出回路５６，過放電検出回路５７の検出電圧つまり検出精度が低下することはない。

本発明のカウンタ回路の一実施形態の回路構成図である。 フリップフロップの一実施形態の回路構成図である。 通常遅延モードの信号波形図である。 遅延短縮モードの信号波形図である。 本発明のカウンタ回路の一実施形態の変形例の回路構成図である。 電池パックの一実施形態のブロック図である。

符号の説明

２１−１〜２１−ｎ フリップフロップ
３１，３６ アナログスイッチ
３２，４１ インバータ
３３，３７，３８ ノア回路
３４，３９ アナログスイッチ
３５ 第１段ラッチ回路
４０ 第２段ラッチ回路

Claims (2)

1. 初段は発振器からクロックを供給され、初段以降の各段は前段のＱ出力を供給される縦続接続された複数段のフリップフロップで構成されるカウンタ回路であって、
   前記複数段のフリップフロップの全部又は一部は外部からモード信号を供給され、前記モード信号が通常遅延モードを指示するとき前記複数段のフリップフロップの全部は供給されるクロック又は前段のＱ出力を１／２分周して後続段に供給し、前記モード信号が遅延短縮モードを指示するとき前記モード信号を供給された各段のフリップフロップは供給されるクロック又は前段のＱ出力をスルーで後続段に供給する
   ことを特徴とするカウンタ回路。
2. 請求項１記載のカウンタ回路において、
   前記複数段のフリップフロップそれぞれは、
   Ｄ端子の入力データを取り込む第１のアナログスイッチと、前記第１のアナログスイッチの出力を反転する第１の反転素子と、前記第１の反転素子の出力を反転する第２の反転素子と、前記第１、第２反転素子でループを形成する第２のアナログスイッチとを有する第１のラッチ回路と、
   前記第１のラッチ回路の出力データを取り込む第３のアナログスイッチと、前記第３のアナログスイッチの出力を反転する第３の反転素子と、前記第３の反転素子の出力を反転する第４の反転素子と、前記第３、第４の反転素子でループを形成する第４のアナログスイッチとを有する第２のラッチ回路を有し、
   前記第２、第４の反転素子は、前記モード信号が遅延短縮モードを指示するとき所定レベルを固定出力する
   ことを特徴とするカウンタ回路。

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