JP2014011733A - 遅延回路及び半導体装置 - Google Patents

Abstract

【課題】半導体装置の端子数を増加させることなく、外付けの容量によって検出遅延時間を設定する機能を追加できる遅延回路と、当該遅延回路を備えた半導体装置とを提供する。
【解決手段】出力制御回路１２０は、出力端子ＯＵＴからの出力信号のレベルを、ハイレベル又はローレベルに制御し、もしくは、出力端子をハイインピーダンス状態にするように制御する。遅延時間設定回路１１０は、論理回路１３０からの制御信号ＣｎｔＳに応答して容量１を放電し、容量１の両端電圧に基づいて遅延時間設定信号ＤＬＹを発生する。論理回路１３０は、検出信号Ｄｅｔに応答して、出力端子ＯＵＴをハイインピーダンス状態にするように出力制御回路１２０を制御するとともに、遅延時間設定回路１１０に制御信号ＣｎｔＳを出力する。そして、遅延時間設定信号ＤＬＹに応答して、ローレベルの出力信号を出力するように出力制御回路１２０を制御する。
【選択図】図１

Description

本発明は、二次電池の保護用の半導体装置及び電圧検出用の半導体装置などの半導体装置のための遅延回路と、当該遅延回路を備えた半導体装置とに関する。

非特許文献１及び２記載の二次電池の保護用の半導体装置は、例えば、二次電池の過電流状態、過充電状態又は過放電状態などの異常状態を検出し、当該異常状態が所定の検出遅延時間だけ継続したときに、検出結果を示す検出信号を出力する。また、非特許文献３及び４記載の電圧検出用の半導体装置は、入力される電圧が所定の第１のしきい値電圧以上であることを所定の検出遅延時間だけ検出したとき、及び入力される電圧が第１のしきい値電圧より低い所定の第２のしきい値電圧以下であることを上述した検出遅延時間だけ検出したとき、検出結果を示す検出信号を出力する。ここで、使用者は、半導体装置に外付けされた容量の容量値によって、上述した検出遅延時間を自由に設定できる。

非特許文献１乃至４記載の各半導体装置は、検出遅延時間を設定するための容量を接続するための端子を備える。このため、検出遅延時間を外付けの容量を用いて設定する機能を、当該機能を有していない半導体装置に追加する場合、使用していたパッケージによっては、端子数が多く、実装面積の大きいパッケージに変更しなければならないという課題があった。例えば、６端子の半導体装置が６端子のパッケージを使用していた場合、上述した機能を追加すると、７端子の半導体装置となるので、より大きいサイズのパッケージに変更する必要が生じる。これは、携帯型の電子機器など、部品の小型化を求められるようなアプリケーションで使用される半導体装置では好ましくない。

本発明の目的は以上の問題点を解決し、半導体装置の端子数を増加させることなく、外付けの容量によって検出遅延時間を設定する機能を追加できる遅延回路と、当該遅延回路を備えた半導体装置とに関する。

本発明に係る遅延回路は、
入力される第１の検出信号を所定の検出遅延時間だけ遅延させ、反転し又は反転せずに、第１の出力信号として第１の出力端子から出力する遅延回路において、
上記検出遅延時間は、上記遅延回路の外部に設けられかつ上記第１の出力端子と接地端子との間に接続された第１の容量に基づいて設定され、
上記遅延回路は、上記第１の検出信号に応答して、上記第１の容量の両端電圧に基づいて、上記検出遅延時間が経過したことを示す遅延時間設定信号を発生し、当該遅延時間設定信号の発生タイミングにおいて、上記第１の出力信号を発生して出力することを特徴とする。

本発明に係る遅延回路及び半導体装置によれば、検出遅延時間は、遅延回路の外部に設けられかつ第１の出力端子と接地端子との間に接続された第１の容量に基づいて設定され、遅延回路は、第１の検出信号に応答して、第１の容量の両端電圧に基づいて、検出遅延時間が経過したことを示す遅延時間設定信号を発生し、当該遅延時間設定信号の発生タイミングにおいて、第１の出力信号を発生して出力するので、半導体装置の端子数を増加させることなく、外付けの容量によって検出遅延時間を設定する機能を追加できる。

本発明の第１の実施形態に係る半導体装置１００の構成を示す回路図である。 図１の半導体装置１００の動作を示すタイミングチャートである。 本発明の第２の実施形態に係る半導体装置２００の構成を示す回路図である。 検出信号Ｄｅｔ１の電圧レベルがローレベルからハイレベルに変化するときの図３の半導体装置２００の動作を示すタイミングチャートである。 検出信号Ｄｅｔ２の電圧レベルがローレベルからハイレベルに変化するときの図３の半導体装置２００の動作を示すタイミングチャートである。 本発明の第３の実施形態に係る半導体装置３００の構成を示す回路図である。 図５の半導体装置３００の動作を示すタイミングチャートである。 本発明の第４の実施形態に係る半導体装置４００の構成を示す回路図である。 図５の半導体装置４００の動作を示すタイミングチャートである。 本発明の第５の実施形態に係る半導体装置１００Ａの構成を示す回路図である。 本発明の第６の実施形態に係る遅延時間設定回路２１０Ａの構成を示す回路図である。 本発明の第７の実施形態に係る二次電池保護用の半導体装置５００を備えたバッテリパックの構成を示すブロック図である。 本発明の第８の実施形態に係る電圧検出用の半導体装置６００の構成を示すブロック図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。また、以下の図１、図３、図５、図７及び図９〜図１２の各回路図及びブロック図において、本発明に係る遅延回路、二次電池の保護回路、電圧検出回路及び半導体装置と関係がない回路の記載を省略している。

第１の実施形態．
図１は、本発明の第１の実施形態に係る半導体装置１００の構成を示す回路図であり、図２は、図１の半導体装置１００の動作を示すタイミングチャートである。図１において、半導体装置１００は、例えば、二次電池保護用の半導体装置又は電圧検出用の半導体装置であって、遅延回路１０１と、電源端子ＶＤＤと、出力端子ＯＵＴと、接地端子ＶＳＳとを備えて構成される。半導体装置１００が二次電池保護用の半導体装置である場合、当該半導体装置は、二次電池に流れる電流を検出し、検出された電流の電流値が所定の第１のしきい値以上又は第１のしきい値より低い所定の第２のしきい値以下であるときにハイレベルの検出信号Ｄｅｔ１を遅延回路２０１に出力する電流監視回路（図示せず。）を備えて構成される。また、半導体装置１００が電圧検出用の半導体装置である場合、当該半導体装置は、入力される電圧を検出し、検出された電圧の電圧値が所定のしきい値以上であるときにハイレベルの検出信号Ｄｅｔを遅延回路１０１に出力する電圧検出回路（図示せず。）を備えて構成される。

詳細後述するように、本実施形態に係る遅延回路１０１は、入力される検出信号Ｄｅｔを所定の検出遅延時間Ｄだけ遅延させ、反転して、出力信号として出力端子ＯＵＴから出力する遅延回路１０１において、検出遅延時間Ｄは、遅延回路１０１の外部に設けられかつ出力端子ＯＵＴと接地端子ＶＳＳとの間に接続された容量１に基づいて設定され、遅延回路１０１は、検出信号Ｄｅｔに応答して、容量１の両端電圧に基づいて、検出遅延時間Ｄが経過したことを示す遅延時間設定信号ＤＬＹを発生し、当該遅延時間設定信号ＤＬＹの発生タイミングにおいて、出力信号を発生して出力することを特徴とする。

また、遅延回路１０１は、
（ａ）出力信号のレベルをハイレベル又はローレベルに制御して出力端子ＯＵＴから出力し、もしくは出力端子ＯＵＴをハイインピーダンス状態になるように制御する出力制御回路１２０と、
（ｂ）入力される制御信号ＣｎｔＳに応答して容量１を放電し、容量１の両端電圧に基づいて遅延時間設定信号ＤＬＹを発生する遅延時間設定回路１１０と、
（ｃ）検出信号Ｄｅｔに応答して、出力端子ＯＵＴをハイインピーダンス状態にするように出力制御回路１２０を制御するとともに、遅延時間設定回路１１０に制御信号ＣｎｔＳを出力し、遅延時間設定信号ＤＬＹに応答して、ローレベルの出力信号を出力端子ＯＵＴから出力するように出力制御回路１２０を制御する論理回路１３０とを備えたことを特徴とする。

さらに、遅延時間設定回路１１０は、容量１の両端電圧を、検出遅延時間Ｄに対応する所定のしきい値電圧Ｖ１と比較し、両端電圧がしきい値電圧Ｖ１に到達したときに遅延時間設定信号ＤＬＹを発生することを特徴とする。またさらに、遅延時間設定回路１１０は、所定の定電流を発生して、定電流により、容量１を放電する定電流源１１４を備えたことを特徴とする。

図１において、遅延回路１０１は、論理回路１３０と、遅延時間設定回路１１０と、出力制御回路１２０とを備えて構成される。また、遅延時間設定回路１１０は、所定の基準電圧値Ｖｒｅｆを有する基準電圧を発生する基準電圧源１１１と、比較回路（コンパレータ）１１２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタという。）１１３と、所定の基準電流値Ｉｒｅｆを有する基準電流を発生する定電流源１１４とを備えて構成される。さらに、出力制御回路１２０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタという。）１２１と、ＮＭＯＳトランジスタ１２２と、インバータ１２３〜１２６とを備えて構成される。また、出力端子ＯＵＴと接地端子ＶＳＳとの間であって半導体装置１００の外部に、容量値Ｃｄｌｙを有するキャパシタの容量１が接続される。

ここで、論理回路１３０は、詳細後述するように、入力される検出信号Ｄｅｔと、遅延時間設定回路１１０からの遅延時間設定信号ＤＬＹとに基づいて、制御信号ＣｎｔＳ，ＣｎｔＰ及びＣｏｎｔＮを発生する。さらに、論理回路１３０は、制御信号ＣｎｔＳをＮＭＯＳトランジスタ１１３のゲートに出力し、制御信号ＣｎｔＰを、インバータ１２３及び１２４を介してＰＭＯＳトランジスタ１２１のゲートに出力し、制御信号ＣｎｔＮを、インバータ１２５及び１２６を介してＮＭＯＳトランジスタ１２２のゲートに出力する。

また、比較回路１１２の非反転入力端子は、基準電圧源１１１を介して電源端子ＶＤＤに接続される。一方、比較回路１１２の反転入力端子は、ＮＭＯＳトランジスタ１１３と定電流源１１４とを介して接地されるとともに、出力端子ＯＵＴに接続される。さらに、ＮＭＯＳトランジスタ１１３は論理回路１３０からの制御信号ＣｎｔＳに応答してオンオフする。比較回路１１２は、出力端子ＯＵＴからの出力信号の電圧レベルが、電源端子ＶＤＤの電圧レベル（電源電圧ともいう。）より基準電圧値Ｖｒｅｆだけ低いしきい値電圧Ｖ１（図２参照。）より高いときはローレベルの遅延時間設定信号ＤＬＹを発生して論理回路１３０に出力する一方、出力端子ＯＵＴからの出力信号の電圧レベルがしきい値電圧Ｖ１以下であるときはハイレベルの遅延時間設定信号ＤＬＹを発生して論理回路１３０に出力する。

さらに、ＰＭＯＳトランジスタ１２１と、ＮＭＯＳトランジスタ１２２とは、出力端子ＯＵＴに接続された接続点を介して、電源端子ＶＤＤと接地端子ＶＳＳとの間に直列に接続される。論理回路１３０からの制御信号ＣｎｔＰは、駆動回路を構成するインバータ１２３及び１２４を介してＰＭＯＳトランジスタ１２１のゲートに出力され、制御信号ＣｎｔＮは、駆動回路を構成するインバータ１２５及び１２６を介してＮＭＯＳトランジスタ１２２のゲートに出力される。ここで、ＰＭＯＳトランジスタ１２１と、ＮＭＯＳトランジスタ１２２とは、互いに独立にオンオフされる。このため、出力制御回路１２０は、３ステート出力の回路である。具体的には、出力制御回路１２０は、制御信号ＣｎｔＰ及びＣｎｔＮに従って、出力端子ＯＵＴからの出力信号のレベルをハイレベル又はローレベルに制御し、もしくは、出力端子ＯＵＴをハイインピーダンス状態になるように制御する。

以上説明したように構成された半導体装置１００の動作を、図２を参照して説明する。なお、図２ならびに後述する図４Ａ、図４Ｂ、図６及び図８における出力端子ＯＵＴの電圧レベルのタイミングチャートにおいて、電源端子ＶＤＤの電圧レベル（電源電圧レベル）をＶＤＤと表記し、接地端子ＶＳＳの電圧レベル（接地電位）をＶＳＳと表記する。

図２において、検出信号Ｄｅｔの電圧レベルがローレベルであるとき、論理回路１３０は、ローレベルの制御信号ＣｎｔＳ，ＣｎｔＰ及びＣｎｔＮを発生する。これに応答して、ＮＭＯＳトランジスタ１１３及び１２２はオフされる一方、ＰＭＯＳトランジスタ１２１はオンされる。従って、出力制御回路１２０は、ハイレベル（電源電圧レベル）の出力信号を、出力端子ＯＵＴを介して出力する。また、容量１は、出力端子ＯＵＴとＰＭＯＳトランジスタ１２１とを介して電源端子ＶＤＤに接続され、充電される。

タイミングＴ１において、検出信号Ｄｅｔの電圧レベルがローレベルからハイレベルに反転すると、これに応答して、論理回路１０３は制御信号ＣｎｔＰ及びＣｎｔＳの各電圧レベルをローレベルからハイレベルに反転させる。これに応答して、ＰＭＯＳトランジスタ１２１はオフする。この結果、ＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２２がともにオフするので、出力端子ＯＵＴはハイインピーダンス状態となる。しかしながら、出力端子ＯＵＴと接地端子ＶＳＳとの間に容量１が接続されているので、出力端子ＯＵＴの電圧レベルは不定にはならず、電源電圧レベルを保持する。

一方、タイミングＴ１において、ハイレベルの制御信号ＣｎｔＳに応答して、ＮＭＯＳトランジスタ１１３はオンする。従って、出力端子ＯＵＴに定電流源１１４が接続され、容量１は定電流源１１４からの基準電流によって放電され、容量１の両端電圧（すなわち、出力端子ＯＵＴからの出力信号の電圧レベル。）は徐々に低下していく。出力端子ＯＵＴからの出力信号の電圧レベルがタイミングＴ２においてしきい値電圧Ｖ１以下になると、比較回路１１２からの遅延時間設定信号ＤＬＹの電圧レベルはローレベルからハイレベルに反転する。これに応答して、論理回路１３０は、制御信号ＣｎｔＮの電圧レベルをローレベルからハイレベルに反転させ、出力制御回路１２０のＮＭＯＳトランジスタ１２２をオンさせる。従って、容量１はＮＭＯＳトランジスタ１２２を介して、実質的にタイミングＴ２において放電され、出力制御回路１２０から出力端子ＯＵＴを介してローレベルの出力信号が出力される。

従って、タイミングＴ１において検出信号Ｄｅｔの電圧レベルがローレベルからハイレベルに反転すると、タイミングＴ１より後のタイミングＴ２において、出力端子ＯＵＴからの出力信号の電圧レベルはローレベルに変化する。ここで、タイミングＴ１とタイミングＴ２との時間差を検出遅延時間Ｄとすると、検出遅延時間Ｄは次式により計算される。

式（１）から明らかであるとおり、出力端子ＯＵＴと接地端子ＶＳＳとの間に接続された容量１の容量値Ｃｄｌｙを変更することで、検出遅延時間Ｄを自由に設定することができる。すなわち、本実施形態によれば、出力端子ＯＵＴに、信号を出力する機能だけでなく、出力端子ＯＵＴに接続された外付け容量１によって検出遅延時間Ｄを設定できる機能を持たせた。従って、本実施形態によれば、半導体装置の端子数を増加させることなく、当該半導体装置に、外付けの容量１によって検出遅延時間Ｄを設定する機能を追加できる。

なお、半導体装置１００において、ハイレベル又はローレベルの出力信号を出力する出力端子ＯＵＴの電圧レベルは、仕様上、ハイレベル出力時及びローレベル出力時において保証されている。例えば、仕様書において、ハイレベルの出力信号の出力時における当該出力信号の電圧レベルの最小値は電源端子ＶＤＤの電圧レベル×０．８であると明記され、ローレベルの出力信号の出力時における当該出力信号の電圧レベルの最大値は接地端子ＶＳＳの電圧レベル＋０．５Ｖであると明記されている。このため、本実施形態において、基準電圧値Ｖｒｅｆは、しきい値電圧Ｖ１がハイレベルの出力信号の電圧レベルの最小値以上になるように設定される。

また、本実施形態において、遅延回路１０１は、入力される検出信号Ｄｅｔを所定の検出遅延時間Ｄだけ遅延させ、反転して、出力信号として出力端子ＯＵＴから出力したが、本発明はこれに限られない。遅延回路１０１は、入力される検出信号Ｄｅｔを所定の検出遅延時間Ｄだけ遅延させ、反転せずに、出力信号として出力端子ＯＵＴから出力してもよい。この場合、遅延時間設定回路１１０に代えて例えば図３の遅延時間設定回路２１０（第２の実施形態において詳述する。）を用いればよい。

第２の実施形態．
図３は、本発明の第２の実施形態に係る半導体装置２００の構成を示す回路図である。また、図４Ａは、検出信号Ｄｅｔ１の電圧レベルがローレベルからハイレベルに変化するときの図３の半導体装置２００の動作を示すタイミングチャートであり、図４Ｂは、検出信号Ｄｅｔ２の電圧レベルがローレベルからハイレベルに変化するときの図３の半導体装置２００の動作を示すタイミングチャートである。図３において、半導体装置２００は、例えば、二次電池保護用の半導体装置又は電圧検出用の半導体装置であって、遅延回路２０１と、電源端子ＶＤＤと、出力端子ＯＵＴ１及びＯＵＴ２と、接地端子ＶＳＳとを備えて構成される。

半導体装置２００が二次電池保護用の半導体装置である場合、当該半導体装置は、二次電池に流れる電流を検出し、検出された電流の電流値が所定の第１のしきい値以上又は第１のしきい値より低い所定の第２のしきい値以下であるときにハイレベルの検出信号Ｄｅｔ１を遅延回路２０１に出力する電流監視回路（図示せず。）と、二次電池の電圧を検出し、検出された電圧の電圧値が所定の第３のしきい値以上であるとき及び第３のしきい値より低い所定の第４のしきい値以下であるときに、ハイレベルの検出信号Ｄｅｔ２を遅延回路２０１に出力する電池電圧監視回路（図示せず。）とを備えて構成される。また、半導体装置２００が電圧検出用の半導体装置である場合、当該半導体装置は、入力される電圧を検出し、検出された電圧の電圧値が所定の第１のしきい値以上であるときにハイレベルの検出信号Ｄｅｔ１を遅延回路２０１に出力する一方、検出された電圧が第１のしきい値より低い所定の第２のしきい値以下であるときにハイレベルの検出信号Ｄｅｔ２を遅延回路２０１に出力する電圧検出回路（図示せず。）を備えて構成される。

詳細後述するように、本実施形態に係る遅延回路２０１は、
（ａ）出力端子ＯＵＴ１からの第１の出力信号のレベルを所定のハイレベル又はローレベルに制御して出力端子ＯＵＴ１から出力し、もしくは出力端子ＯＵＴ１をハイインピーダンス状態になるように制御する出力制御回路１２０と、
（ｂ）入力される制御信号ＣｎｔＳに応答して容量１を充電し、容量１の両端電圧に基づいて遅延時間設定信号ＤＬＹを発生する遅延時間設定回路２１０と、
（ｃ）検出信号Ｄｅｔ１に応答して、出力端子ＯＵＴ１をハイインピーダンス状態にするように出力制御回路１２０を制御するとともに、遅延時間設定回路２１０に制御信号ＣｎｔＳを出力し、遅延時間設定信号ＤＬＹに応答して、ハイレベルの第１の出力信号を出力端子ＯＵＴ１から出力するように出力制御回路１２０を制御する論理回路２４０とを備えたことを特徴とする。

また、遅延回路２０１は、第２の出力信号のレベルをローレベル又はハイレベル得に制御して出力端子ＯＵＴ２から出力する出力制御回路２３０をさらに備え、
論理回路２４０は、入力される検出信号Ｄｅｔ２に応答して、出力端子ＯＵＴ１をハイインピーダンス状態にするように出力制御回路１２０を制御するとともに、遅延時間設定回路２１０に制御信号ＣｎｔＳを出力し、遅延時間設定信号ＤＬＹに応答して、第２の出力信号のレベルをローレベルからハイレベルに変化させるように出力制御回路２３０を制御することを特徴とする。

図３において、遅延回路２０１は、論理回路２４０と、遅延時間設定回路２１０と、出力制御回路１２０及び２３０とを備えて構成される。また、遅延時間設定回路２１０は、基準電圧源１１１と、比較回路１１２と、ＰＭＯＳトランジスタ２１２と、定電流源１１４とを備えて構成される。さらに、出力制御回路１２０は、図１の出力制御回路１２０と同様に構成される。なお、本実施形態において、出力制御回路１２のＰＭＯＳトランジスタ１２２とＮＭＯＳトランジスタ１２２との接続点は、出力端子ＯＵＴ１に接続される。またさらに、出力制御回路２３０は、ＰＭＯＳトランジスタ２３１と、ＮＭＯＳトランジスタ２３２と、インバータ２３３及び２３４とを備えて構成される。

ここで、論理回路２４０は、詳細後述するように、入力される検出信号Ｄｅｔ１及びＤｅｔ２と、遅延時間設定回路２１０からの遅延時間設定信号ＤＬＹとに基づいて、制御信号ＣｎｔＳ，ＣｎｔＰ，ＣｎｔＮ及びＣｎｔ２を発生する。そして、制御信号ＣｎｔＳをＰＭＯＳトランジスタ２１２のゲートに出力し、制御信号ＣｎｔＰを、インバータ１２３及び１２４を介してＰＭＯＳトランジスタ１２１のゲートに出力し、制御信号ＣｎｔＮを、インバータ１２５及び１２６を介してＮＭＯＳトランジスタ１２２のゲートに出力し、制御信号Ｃｎｔ２を、インバータ２３３及び２３４を介してＰＭＯＳトランジスタ２３１及びＮＭＯＳトランジスタの各ゲートに出力する。

また、比較回路１１２の反転入力端子は、基準電圧源１１１を介して接地される。一方、比較回路１１２の非反転入力端子は、ＰＭＯＳトランジスタ２１２と定電流源１１４とを介して電源端子ＶＤＤに接続されるとともに、出力端子ＯＵＴ１に接続される。さらに、ＰＭＯＳトランジスタ２１２は論理回路２４０からの制御信号ＣｎｔＳに応答してオンオフする。比較回路１１２は、出力端子ＯＵＴ１の電圧レベルが接地電位より基準電圧値Ｖｒｅｆだけ高いしきい値電圧Ｖ２（図４Ａ及び図４Ｂ参照。）より低いときはローレベルの遅延時間設定信号ＤＬＹを発生して論理回路２４０に出力する一方、出力端子ＯＵＴ１の電圧レベルがしきい値電圧Ｖ２以上であるときはハイレベルの遅延時間設定信号ＤＬＹを発生して論理回路２４０に出力する。

さらに、ＰＭＯＳトランジスタ２３１とＮＭＯＳトランジスタ２３２とは、出力端子ＯＵＴ２に接続された接続点を介して、電源端子ＶＤＤと接地端子ＶＳＳとの間に直列に接続される。ここで、論理回路２４０からの制御信号Ｃｎｔ２は、駆動回路を構成するインバータ２３３及び２３４を介してＰＭＯＳトランジスタ２３１及びＮＭＯＳトランジスタ２３２の各ゲートに出力される。出力制御回路２３０は、２ステート出力の回路である。具体的には、出力制御回路２３０は、制御信号Ｃｎｔ２に従って、ハイレベル又はローレベルの出力信号を出力端子ＯＵＴ２から出力する。

以上説明したように構成された半導体装置２００の動作を、図４Ａ及び図４Ｂを参照して説明する。

図４Ａ及び図４Ｂにおいて、検出信号Ｄｅｔ１及びＤｅｔ２の各電圧レベルがローレベルであるとき、論理回路２４０は、ローレベルの制御信号ＣｎｔＳと、ハイレベルの制御信号ＣｎｔＰ，ＣｎｔＮ及びＣｎｔ２を発生する。これに応答して、ＮＭＯＳトランジスタ１２２及び２３２はオンされる一方、ＰＭＯＳトランジスタ１２１及び２３１はオフされる。また、ＰＭＯＳトランジスタ２１２はオフされる。従って、出力制御回路１２０は、出力端子ＯＵＴ１からローレベルの出力信号を出力する。さらに、出力制御回路２３０はお、ローレベル出力信号を出力端子ＯＵＴ２から出力する。

次に、図４ＡのタイミングＴ１において、検出信号Ｄｅｔ１の電圧レベルがローレベルからハイレベルに反転し、または、図４ＢのタイミングＴ１において、検出信号Ｄｅｔ２の電圧レベルがローレベルからハイレベルに反転する。これに応答して、論理回路２４０は、制御信号ＣｎｔＳの電圧レベルをローレベルからハイレベルに反転させ、制御信号ＣｎｔＮの電圧レベルをハイレベルからローレベルに反転させる。これに応答して、ＮＭＯＳトランジスタ１２２はオフする。この結果、ＰＭＯＳトランジスタ１２１もＮＭＯＳトランジスタ１２２もオフし、出力端子ＯＵＴ１はハイインピーダンス状態になる。しかしながら、出力端子ＯＵＴ１と接地端子ＶＳＳとの間に容量１が接続されているので、出力端子ＯＵＴ１の電圧レベルは不定にはならず、ローレベルである接地電位を保持する。

一方、タイミングＴ１において、ハイレベルの制御信号ＣｎｔＳに応答して、ＰＭＯＳトランジスタ２１２はオンする。従って、出力端子ＯＵＴ１に定電流源１１４が接続され、容量１は定電流源１１４からの基準電流によって充電され、容量１の両端電圧（すなわち、出力端子ＯＵＴ１の電圧レベル。）は徐々に上昇していく。そして、出力端子ＯＵＴ１の電圧レベルがタイミングＴ２においてしきい値電圧Ｖ２以上になると、比較回路１１２からの遅延時間設定信号ＤＬＹの電圧レベルはローレベルからハイレベルに反転する。

論理回路２３０は、タイミングＴ２において、遅延時間設定信号ＤＬＹの電圧レベルがローレベルからハイレベルに反転したことを検出すると、当該検出時の検出信号Ｄｅｔ１及びＤｅｔ２の各電圧レベルに応じて、出力制御回路１２０及び２３０を制御するための制御信号ＣｎｔＰ，ＣｎｔＮ及びＣｎｔ２を発生する。

具体的には、図４Ａに示すように、タイミングＴ２において検出信号Ｄｅｔ１の電圧レベルがハイレベルであるとき（すなわち、タイミングＴ１において検出信号Ｄｅｔ１の電圧レベルがローレベルからハイレベルに反転した場合。）、論理回路２３０は、制御信号ＣｎｔＰの電圧レベルをハイレベルからローレベルに反転させ、出力制御回路１２０のＰＭＯＳトランジスタ１２１をオンさせる。従って、容量１はＰＭＯＳトランジスタ１２１を介して、実質的にタイミングＴ２において充電され、出力制御回路１２０から出力端子ＯＵＴ１を介してハイレベルの出力信号が出力される。

また、図４Ｂに示すように、タイミングＴ２において検出信号Ｄｅｔ２の電圧レベルがハイレベルであるとき（すなわち、タイミングＴ１において検出信号Ｄｅｔ２の電圧レベルがローレベルからハイレベルに反転した場合。）、論理回路２３０は、制御信号ＣｎｔＮの電圧レベルをローレベルからハイレベルに反転させるとともに、制御信号Ｃｎｔ２の電圧レベルをハイレベルからローレベルに反転させる。制御信号ＣｎｔＮの電圧レベルがハイレベルになると、出力制御回路１２０のＮＭＯＳトランジスタ１２２がオンされ、容量１はＮＭＯＳトランジスタ１２１を介して、実質的にタイミングＴ２において放電され、出力制御回路１２０は出力端子ＯＵＴ１からローレベルの出力信号を出力する。さらに、制御信号Ｃｎｔ２の電圧レベルがローレベルになると、出力制御回路２３０は、ハイレベルの出力信号を出力端子ＯＵＴ２から出力する。

従って、タイミングＴ１において検出信号Ｄｅｔ１の電圧レベルがローレベルからハイレベルに反転すると（図４Ａ）、タイミングＴ１より後のタイミングＴ２において、出力端子ＯＵＴ１の電圧レベルはハイレベルに変化する。また、タイミングＴ１において検出信号Ｄｅｔ２の電圧レベルがローレベルからハイレベルに反転すると（図４Ｂ）、タイミングＴ１より後のタイミングＴ２において、出力端子ＯＵＴ２の電圧レベルはハイレベルに変化する。ここで、タイミングＴ１とタイミングＴ２との時間差を検出遅延時間Ｄとすると、検出遅延時間Ｄは、第１の実施形態と同様に、式（１）により計算される。

従って、出力端子ＯＵＴ１と接地端子ＶＳＳとの間に接続された容量１の容量値Ｃｄｌｙを変更することで、検出遅延時間Ｄを自由に設定することができる。すなわち、本実施形態によれば、出力端子ＯＵＴ１に、信号を出力する機能だけでなく、出力端子ＯＵＴ１に接続された外付け容量１によって検出遅延時間Ｄを設定できる機能を持たせた。従って、本実施形態によれば、半導体装置の端子数を増加させることなく、当該半導体装置に、外付けの容量１によって検出遅延時間Ｄを設定する機能を追加できる。

なお、本実施形態において、検出信号Ｄｅｔ１及びＤｅｔ２に対して、共通の検出遅延時間Ｄを設定したが、本発明はこれに限られない。図４Ａ及び図４ＢのタイミングＴ１において検出信号Ｄｅｔ１及びＤｅｔ２のうち何れの信号の電圧レベルが反転したかに応じて、基準電圧値Ｖｒｅｆ及び基準電流値Ｉｒｅｆのうちの少なくとも一方を変化させることにより、検出信号Ｄｅｔ１及びＤｅｔ２に対して異なる検出遅延時間を設定してもよい。

また、本実施形態では、出力端子ＯＵＴ１に出力制御回路１２０と、遅延時間設定回路２１０と、容量１とを接続して、出力端子ＯＵＴ１に、信号を出力する機能だけでなく、出力端子ＯＵＴ１に接続された外付け容量１によって、検出信号Ｄｅｔ１及びＤｅｔ２の検出遅延時間Ｄを設定できる機能を持たせた。しかしながら、本発明はこれに限られず、出力端子ＯＵＴ２にも、出力制御回路１２０と同様の出力制御回路と、遅延時間設定回路２１０と同様の遅延時間設定回路と、容量とを接続して、検出信号Ｄｅｔ２の検出遅延時間を、検出信号Ｄｅｔ１の検出遅延時間Ｄと独立に設定できるように構成してもよい。

さらに、半導体装置２００において、ハイレベル又はローレベルの出力信号を出力する出力端子ＯＵＴ１及びＯＵＴ２の各電圧レベルは、仕様上、ハイレベル出力時及びローレベル出力時において保証されている。例えば、仕様書において、ハイレベルの出力信号の出力時における当該出力信号の電圧レベルの最小値は電源端子ＶＤＤの電圧レベル×０．８であると明記され、ローレベルの出力信号の出力時における当該出力信号の電圧レベルの最大値は接地端子ＶＳＳの電圧レベル＋０．５Ｖであると明記されている。このため、本実施形態において、基準電圧値Ｖｒｅｆは、しきい値電圧Ｖ２がローレベルの出力信号の電圧レベルの最大値以下になるように設定される。

第３の実施形態．
図５は、本発明の第３の実施形態に係る半導体装置３００の構成を示す回路図であり、図６は、図５の半導体装置３００の動作を示すタイミングチャートである。本実施形態に係る半導体装置３００は、第１の実施形態に係る半導体装置１００に比較して、遅延回路１０１に代えて遅延回路３０１を備えた点のみが異なる。以下、第１の実施形態との相違点のみを説明する。

図５において、遅延回路３０１は、論理回路３３０と、遅延時間設定回路３１０と、出力制御回路１２０とを備えて構成される。ここで、図５の出力制御回路１２０は、図１の出力制御回路１２０と同様に構成されるので、説明を省略する。

詳細後述するように、遅延時間設定回路３１０は、
（ａ）制御信号ＣｎｔＳに応答して、容量１によって設定される所定の周期Ｔｃを有するクロックＣＬＫを発生する発振回路３０１と、
（ｂ）クロックＣＬＫをカウントし、クロックＣＬＫのカウント数が、検出遅延時間Ｄに対応する所定のしきい値回数Ｃｏｕｎｔになったとき、遅延時間設定信号ＤＬＹを発生するカウンター回路３６０とを備えたことを特徴とする。

遅延時間設定回路３１０は、発振回路３５０と、カウンター回路３６０とを備えて構成される。さらに、発振回路３５０は、所定の基準電流値Ｉｔを有する基準電流を発生する定電流源３５１と、ＰＭＯＳトランジスタ３５２と、ＮＭＯＳトランジスタ３５３と、所定の基準電圧値Ｖｔを有する基準電圧を発生する基準電圧源３５４と、比較回路３５５と、ナンドゲート３５６と、オアゲート３５７と、ノットゲート３５８とを備えて構成される。またさらに、カウンター回路３６０は、Ｔフリップフロップ３６１〜３６４と、アンドゲート３６５とを備えて構成される。

発振回路３５０において、定電流源３５１は電源端子ＶＤＤに接続される。また、ＰＭＯＳトランジスタ３５２と、ＮＭＯＳトランジスタ３５３とは、出力端子ＯＵＴに接続された接続点を介して、定電流源３５１と接地端子ＶＳＳとの間に直列に接続される。論理回路３３０からの制御信号ＣｎｔＳはナンドゲート３５６の第１の入力端子に出力され、オアゲート３５７からの出力信号はナンドゲート３５６の第２の入力端子に出力される。そして、ナンドゲート３５６からの出力信号は、ＰＭＯＳトランジスタ３５２及びＮＭＯＳトランジスタ３５３の各ゲートに出力される。また、比較回路３５５の非反転入力端子は出力端子ＯＵＴに接続される一方、反転入力端子は基準電圧源３５４を介して接地端子ＶＳＳに接続される。比較回路３５５は、出力端子ＯＵＴの電圧レベルが接地電位より基準電圧値Ｖｔだけ高いしきい値電圧Ｖ３（図６参照。）より低いときはローレベルのクロック３５５を発生する一方、出力端子ＯＵＴの電圧レベルがしきい値電圧Ｖ３以上であるときはハイレベルの出力信号を発生する。比較回路３５５からの出力信号は、クロックＣＬＫとしてノットゲートを介してオアゲート３５８の第１の入力端子に出力されるとともに、カウンター回路３６０のＴフリップフロップ３６１に出力される。

また、カウンター回路３６０において、Ｔフリップフロップ３６１〜３６４は互いに直列に接続される。Ｔフリップフロップ３６２及び３６４からの出力信号はアンドゲート３６５に出力され、アンドゲート３６５からの出力信号は、遅延時間設定信号ＤＬＹとして、論理回路３３０と、オアゲート３５７の第２の入力端子に出力される。

カウンター回路３６０は、発振回路３５０からのクロックＣＬＫをカウントし、クロックＣＬＫのカウント数が所定のしきい値回数Ｃｏｕｎｔになったとき、遅延時間設定信号ＤＬＹの電圧レベルをローレベルからハイレベルに反転させる。なお、図５において、カウンター回路３６０は４個のＴフリップフロップ３６１〜３６４を備えたが、本発明はこれに限られず、任意の数の直列接続されたＴフリップフロップ３を備えてもよい。

以上説明したように構成された半導体装置３００の動作を、図６を参照して説明する。図６において、検出信号Ｄｅｔの電圧レベルがローレベルであるとき、論理回路３３０は、ローレベルの制御信号ＣｎｔＳと、ハイレベルの制御信号ＣｎｔＰ及びＣｎｔＮを発生する。これに応答して、ＮＭＯＳトランジスタ１２２はオンされる一方、ＰＭＯＳトランジスタ１２１はオフされる。従って、出力制御回路１２０は、出力端子ＯＵＴからローレベル出力信号を出力する。さらに、出力端子ＯＵＴの電圧レベルがローレベルであるため、クロックＣＬＫの電圧レベルはローレベルになる。

次に、図６のタイミングＴ１において、検出信号Ｄｅｔ１の電圧レベルがローレベルからハイレベルに反転すると、これに応答して、論理回路３３０は、制御信号ＣｎｔＳの電圧レベルをローレベルからハイレベルに反転させ、制御信号ＣｎｔＮの電圧レベルをハイレベルからローレベルに反転させる。これに応答して、ＮＭＯＳトランジスタ１２２はオフする。この結果、ＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２２がともにオフするので、出力端子ＯＵＴはハイインピーダンス状態となる。しかしながら、出力端子ＯＵＴと接地端子ＶＳＳとの間に容量１が接続されているので、出力端子ＯＵＴの電圧レベルは不定にはならず、ローレベルである接地電位を保持する。

また、タイミングＴ１において制御信号ＣｎｔＳの電圧レベルがハイレベルになると、ＰＭＯＳトランジスタ３５２はオンされ、ＮＭＯＳトランジスタ２５３はオフされる。従って、出力端子ＯＵＴにＰＭＯＳトランジスタ３５２を介して定電流源３５１が接続される。これにより、容量１は定電流源３５１からの基準電流によって充電され、容量１の両端電圧（すなわち、出力端子ＯＵＴからの出力信号の電圧レベル。）は徐々に上昇していく。出力端子ＯＵＴの電圧レベルがタイミングＴ３においてしきい値電圧Ｖ３以上になると、比較回路３５５からのクロックＣＬＫの電圧レベルはローレベルからハイレベルに反転する。これに応答して、ナンドゲート３５６からハイレベルの出力信号が出力されるので、ＰＭＯＳトランジスタ３５２がオフされ、かつＮＭＯＳトランジスタ３５３がオンされる。従って、容量１はＮＭＯＳトランジスタ３５３を介して放電され、出力端子ＯＵＴの電圧レベルは接地電位まで低下する。

出力端子ＯＵＴの電圧レベルの低下に伴ってクロックＣＬＫの電圧レベルはローレベルになり、ナンドゲート３５６からローレベルの出力信号が出力されるので、ＰＭＯＳトランジスタ３５２がオンされ、かつＮＭＯＳトランジスタ２５３がオフされる。従って、容量１は再び定電流源３５１からの基準電流によって充電され、容量１の両端電圧（すなわち、出力端子ＯＵＴからの出力信号の電圧レベル。）は再び徐々に上昇していく。発振回路３５０は、制御信号ＣｎｔＳの電圧レベルがハイレベルであり、かつカウンター回路３６０からの遅延時間設定信号ＤＬＹの電圧レベルがローレベルである期間中、上述した動作を繰り返して、以下の周期ＴｃでクロックＣＬＫを発生する。

カウンター回路３６０は、発振回路３１０からのクロックＣＬＫをアンドゲート３６５でカウントし、所定のしきい値回数ＣｏｕｎｔだけクロックＣＬＫをカウントすると、遅延時間設定信号ＤＬＹの電圧レベルをローレベルからハイレベルに反転させる（図６のタイミングＴ２）。これに応答して、論理回路３３０は、制御信号ＣｎｔＰの電圧レベルをハイレベルからローレベルに反転させる。従って、容量１はＰＭＯＳトランジスタ１２１を介して、実質的にタイミングＴ２において充電され、出力施漁火色１２０は出力端子ＯＵＴからハイレベルの出力信号を出力する。

従って、タイミングＴ１において検出信号Ｄｅｔの電圧レベルがローレベルからハイレベルに反転すると、タイミングＴ１より後のタイミングＴ２において、出力端子ＯＵＴからの出力信号の電圧レベルはハイレベルに変化する。ここで、タイミングＴ１とタイミングＴ２との時間差を検出遅延時間Ｄとすると、検出遅延時間Ｄは次式により計算される。

上述したように、周期Ｔｃは式（２）で表されるので、出力端子ＯＵＴと接地端子ＶＳＳとの間に接続された容量１の容量値Ｃｄｌｙを変更することで、周期Ｔｃを変更し、検出遅延時間Ｄを自由に設定することができる。すなわち、出力端子ＯＵＴに、信号を出力する機能だけでなく、出力端子ＯＵＴに接続された外付け容量１によって検出遅延時間Ｄを設定できる機能を持たせた。従って、本実施形態によれば、半導体装置の端子数を増加させることなく、当該半導体装置に、外付けの容量１によって検出遅延時間Ｄを設定する機能を追加できる。

なお、発振回路３５０の構成は図５に示した構成に限られず、出力端子ＯＵＴに接続された容量１の容量値Ｃｄｌｙによって周期Ｔｃを設定可能な構成であればよい。

また、第２の実施形態に係る半導体装置２００の遅延時間設定回路２１０を、本実施形態に係る遅延時間設定回路３１０に置き換えてもよい。この場合、図４Ａ及び図４ＢのタイミングＴ１において検出信号Ｄｅｔ１及びＤｅｔ２のうち何れの信号の電圧レベルが反転したかに応じてしきい値回数Ｃｏｕｎｔを変化させ、検出信号Ｄｅｔ１及びＤｅｔ２に対して異なる検出遅延時間を設定してもよい。

さらに、本実施形態において、遅延回路２０１は、ハイレベルの検出信号Ｄｅｔ２に応答して、ハイレベルの出力信号を出力端子ＯＵＴ２から出力したが、本発明はこれに限られず、ハイレベルの検出信号Ｄｅｔ２に応答して、ローレベルの出力信号を出力端子ＯＵＴ２から出力してもよい。この場合、図４Ｂの制御信号Ｃｎｔ２のタイミングチャートにおいて、制御信号Ｃｎｔ２の電圧レベルを反転させればよい。

またさらに、カウンター回路３６０は、複数のしきい値回数から選択された１つのしきい値回数を用いてもよい。これにより、複数の検出遅延時間を設定できる。

第４の実施形態．
図７は、本発明の第４の実施形態に係る半導体装置４００の構成を示す回路図であり、図８は、図５の半導体装置４００の動作を示すタイミングチャートである。本実施形態に係る半導体装置４００は、第１の実施形態に係る半導体装置１００に比較して、遅延回路１０１に代えて遅延回路４０１を備えた点のみが異なる。以下、第１の実施形態との相違点のみを説明する。

詳細後述するように、遅延回路４０１は、
（ａ）出力端子ＯＵＴに接続されたデプレッション型のＮＭＯＳトランジスタ１２２Ａと、
（ｂ）容量１の両端電圧を、検出遅延時間Ｄに対応する所定のしきい値電圧Ｖ１と比較し、両端電圧がしきい値電圧Ｖ１に到達したときに遅延時間設定信号ＤＬＹを発生する比較回路１１２と、
（ｃ）検出信号Ｄｅｔに応答して、ＮＭＯＳトランジスタ１２２Ａを、所定の定電流を発生する定電流源として動作させることにより、容量１を上記定電流により放電し、遅延時間設定信号ＤＬＹに応答してＮＭＯＳトランジスタ１２２Ａをオンするゲート制御回路４２５とを備えたことを特徴とする。

図７において、遅延回路４０１は、ＰＭＯＳトランジスタ１２１と、デプレッション型のＮＭＯＳトランジスタ１２２Ａと、インバータ１２３及び１２４と、基準電圧源１１１と、比較回路１１２と、ゲート制御回路４２５とを備えて構成される。ＰＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１２２Ａとは、出力端子ＯＵＴに接続された接続点を介して、電源端子ＶＤＤと接地端子ＶＳＳとの間に直列に接続されている。また、比較回路１１２の非反転入力端子は基準電圧源１１１を介して電源端子ＶＤＤに接続される一方、反転入力端子は出力端子ＯＵＴに接続される。

検出信号Ｄｅｔは、ゲート制御回路４２５に出力されるとともに、駆動回路を構成するインバータ１２３及び１２４を介して、制御信号ＣｎｔＰとしてＰＭＯＳトランジスタ１２１のゲートに出力される。また、比較回路１１２は、出力端子ＯＵＴの電圧レベルが、電源端子ＶＤＤの電圧レベル（電源電圧ともいう。）より基準電圧値Ｖｒｅｆだけ低いしきい値電圧Ｖ１（図８参照。）より高いときはローレベルの遅延時間設定信号ＤＬＹを発生してゲート制御回路４２５に出力する一方、出力端子ＯＵＴの電圧レベルがしきい値電圧Ｖ１以下であるときはハイレベルの遅延時間設定信号ＤＬＹを発生してゲート制御回路４２５に出力する。さらに、ゲート制御回路４２５は、検出信号Ｄｅｔと、遅延時間設定信号ＤＬＹとに基づいて、詳細後述するように制御信号ＣｎｔＮを発生してＮＭＯＳトランジスタ１２２Ａのゲートに出力する。

以上説明したように構成された半導体装置４００の動作を、図８を参照して説明する。検出信号Ｄｅｔの電圧レベルがローレベルであるとき、制御信号ＣｎｔＰの電圧レベルもローレベルであるので、ＰＭＯＳトランジスタ１２１はオンされる。また、ゲート制御回路４２５は、ローレベルの検出信号Ｄｅｔに応答して、ローレベルのＣｎｔＮを発生する。このため、ＮＭＯＳトランジスタ１２２Ａはオフされ、容量１は、出力端子ＯＵＴとＰＭＯＳトランジスタ１２１とを介して電源端子ＶＤＤに接続され、充電される。このため、出力端子ＯＵＴからの出力信号の電圧レベルは電源電圧レベル（ハイレベル）となる。

タイミングＴ１において、検出信号Ｄｅｔの電圧レベルがローレベルからハイレベルに反転すると、これに応答して、制御信号ＣｎｔＰの電圧レベルもローレベルからハイレベルに反転する。従って、ＰＭＯＳトランジスタ１２１はオフする。一方、ハイレベルの検出信号Ｄｅｔに応答して、ゲート制御回路４２５はＮＭＯＳトランジスタ１２２Ａのしきい値電圧Ｖｔｈより低い所定の制御電圧ＣｎｔＮをＮＭＯＳトランジスタ１２２Ａのゲートに出力することにより、ＮＭＯＳトランジスタ１２２Ａのドレイン−ソース間電流に一定の電流を流すようにＮＭＯＳトランジスタ１２２Ａのゲートを定電流制御する。これにより、容量１は定電流源として動作するＮＭＯＳトランジスタ１２２Ａによって放電され、容量１の両端電圧（すなわち、出力端子ＯＵＴからの出力信号の電圧レベル。）は徐々に低下していく。

出力端子ＯＵＴの電圧レベルがタイミングＴ２においてしきい値電圧Ｖ１以下になると、比較回路１１２からの遅延時間設定信号ＤＬＹの電圧レベルはローレベルからハイレベルに反転する。これに応答して、ゲート制御回路４２５は、制御信号ＣｎｔＮの電圧レベルをしきい値電圧Ｖｔｈ以上のハイレベルに変化させ、ＮＭＯＳトランジスタ１２２Ａをフルオンさせる。従って、容量１はＮＭＯＳトランジスタ１２２Ａを介して、実質的にタイミングＴ２において放電され、出力端子ＯＵＴからローレベルの出力信号が出力される。

従って、タイミングＴ１において検出信号Ｄｅｔの電圧レベルがローレベルからハイレベルに反転すると、タイミングＴ１より後のタイミングＴ２において、出力端子ＯＵＴからの出力信号の電圧レベルはローレベルに変化する。ここで、タイミングＴ１とタイミングＴ２との時間差を検出遅延時間Ｄとすると、検出遅延時間Ｄは、第１の実施形態と同様に、式（１）により計算される。

従って、出力端子ＯＵＴと接地端子ＶＳＳとの間に接続された容量１の容量値Ｃｄｌｙを変更することで、検出遅延時間Ｄを自由に設定することができる。すなわち、本実施形態によれば、出力端子ＯＵＴに、信号を出力する機能だけでなく、出力端子ＯＵＴに接続された外付け容量１によって検出遅延時間Ｄを設定できる機能を持たせた。従って、本実施形態によれば、半導体装置の端子数を増加させることなく、当該半導体装置に、外付けの容量１によって遅延時間Ｄを設定する機能を追加できる。

なお、本実施形態において、遅延回路４０１は検出信号Ｄｅｔを検出遅延時間Ｄだけ遅延させ、反転して出力信号として出力端子ＯＵＴから出力したが、本発明はこれに限られない。遅延回路４０１は、検出信号Ｄｅｔを検出遅延時間Ｄだけ遅延させ、反転せずに出力信号として出力端子ＯＵＴから出力してもよい。この場合、ＰＭＯＳトランジスタ１２１をデプレッション型のＰＭＯＳトランジスタに置き換え、ゲート制御回路４２５は、検出信号Ｄｅｔに応答して、デプレッション型のＰＭＯＳトランジスタを、所定の定電流を発生する定電流源として動作させることにより、容量１を上記定電流により充電し、遅延時間設定信号ＤＬＹに応答してデプレッション型のＰＭＯＳトランジスタをオンすればよい。

第５の実施形態．
図９は、本発明の第５の実施形態に係る半導体装置１００Ａの構成を示す回路図である。本実施形態に係る半導体装置１００Ａは、第１の実施形態に係る半導体装置１００（図１参照。）に比較して、遅延回路１０１に代えて遅延回路１０１Ａを備えて構成される。また、遅延回路１０１Ａは、遅延回路１０１Ａに比較して、遅延回路１６０と、アンドゲート１２０とをさらに備えて構成される。これ以外の構成は、第１の実施形態に係る半導体装置１００と同様であるので、第１の実施形態との相違点のみを説明する。

図９において、論理回路１３０からの制御信号ＣｎｔＳは、遅延回路１６０により所定の最小遅延時間Ｄｉｎｔだけ遅延された後、遅延制御信号ＣｎｔＤとして、ＮＭＯＳトランジスタ１１３のゲートと、アンドゲート１６１の第１の入力端子に出力される。また、論理回路１３０は、制御信号ＣｎｔＰをアンドゲート１６１の第２の入力端子に出力する。さらに、アンドゲート１６１からの出力信号は、出力制御回路１２０のインバータ１２３及び１２４を介してＰＭＯＳトランジスタ１２１のゲートに出力される（図１参照。）。

従って、本実施形態によれば、検出信号Ｄｅｔがローレベルからハイレベルに変化した後、最小遅延時間Ｄｉｎｔが経過した後に、遅延制御信号ＣｎｔＤとＰＭＯＳトランジスタ１２１とがそれぞれローレベルからハイレベルに反転する。このため、検出信号Ｄｅｔがローレベルからハイレベルに変化した後に、出力端子ＯＵＴからの出力信号の電圧レベルがハイレベルからローレベルに変化するまでの検出遅延時間Ｄは、次式で表される。

従って、本実施形態によれば、出力端子ＯＵＴに容量１が接続されない場合でも、検出信号Ｄｅｔに対して、式（４）で表される最小の検出遅延時間を与えることができる。

なお、遅延回路１６０の回路構成は、制御信号ＣｎｔＳを所定の最小遅延時間Ｄｉｎｔだけ遅延させることができる任意の回路構成であってよい。

また、上記各実施形態及び以下の各実施形態に係る遅延回路１０１，２０１，２０１Ａ，３０１，４０１において、制御信号ＣｎｔＳ又は検出信号Ｄｅｔ１及びＤｅｔ２を所定の最小遅延時間Ｄｉｎｔだけ遅延させる遅延回路１６０をさらに備えてもよい。

第６の実施形態．
図１０は、本発明の第６の実施形態に係る遅延時間設定回路２１０Ａの構成を示す回路図である。本実施形態に係る遅延時間設定回路２１０Ａは、図３の遅延時間設定回路２１０に比較して、容量値Ｃｉｎｔを有するキャパシタの容量２をさらに備えた点のみが異なる。以下、遅延時間設定回路２１０との相違点のみを説明する。図１０において、容量２は、出力端子ＯＵＴ１と接地端子ＶＳＳとの間に接続される。従って、本実施形態において、検出遅延時間Ｄは次式で表される。

式（５）は、次のように変形される。

従って、本実施形態によれば、出力端子ＯＵＴ１に容量１が接続されない場合でも、検出信号Ｄｅｔに対して、（Ｃｉｎｔ×Ｖｒｅｆ）／Ｉｒｅｆで表される最小の検出遅延時間を与えることができる。

なお、上述した各実施形態及び、以下の各実施形態において、遅延回路１０１，１０１Ａ，２０１，２０１Ａ，３０１，４０１は、容量１に並列に接続された容量２をさらに備えてもよい。これにより、出力端子ＯＵＴ１に容量１が接続されない場合でも、検出信号Ｄｅｔに対して、最小の検出遅延時間を与えることができる。

第７の実施形態．
図１１は、本発明の第７の実施形態に係る二次電池保護用の半導体装置５００を備えたバッテリパックの構成を示すブロック図である。図１１のバッテリパックは、二次電池３と、保護用半導体装置５００と、容量１及びＣ５１と、抵抗Ｒ５１，Ｒ５２，Ｒ５３と、放電制御用ＦＥＴＱｄと、充電制御用ＦＥＴＱｃと、端子Ｔｐ，Ｔｍとを備えて構成される。なお、端子ＴｐとＴｍとの間に、二次電池３を充電する充電器又は二次電池３の負荷が接続される。また、保護用半導体装置５００は、電池電圧監視回路５０１と、電流監視回路５０２と、遅延回路２０１Ａと、電源端子ＶＤＤと、接地端子ＶＳＳと、検出端子Ｓｅｎｓと、出力端子ＤＯＵＴ及びＣＯＵＴと、端子Ｖ−とを備えて構成される。さらに、遅延回路２０１Ａは、図３の遅延回路２０１に比較して、遅延回路１６０Ａをさらに備えた点のみが異なる。また、出力端子ＤＯＵＴ及びＣＯＵＴは、それぞれ図３の出力端子ＯＵＴ１及びＯＵＴ２に対応する。

また、二次電池３の正極端子は端子Ｔｐに接続されるとともに、抵抗Ｒ５１を介して電下端子ＶＤＤに接続される。二次電池の負極端子は、接地端子ＶＳＳに接続されるとともに、抵抗Ｒ５３と、放電制御用ＦＥＴＱｄと、充電制御用ＦＥＴＱｃとを介して端子Ｔｍに接続される。容量Ｃ５１は電源端子ＶＤＤと接地端子ＶＳＳとの間に接続され、容量１は出力端子ＤＯＵＴと接地端子ＶＳＳとの愛出に接続される。抵抗Ｒ５２は、端子Ｖ−とＴｍとの間に接続される。

電流監視回路５０２はコンパレータ、基準電圧源及びセンス抵抗などの素子を備えて構成され、接地端子ＶＳＳと検出端子Ｓｅｎｓとの間に接続された抵抗Ｒ５２の両端電圧を検出することにより、二次電池３に流れる充電電流及び放電電流を検出する。そして、所定の第１のしきい値以上又は第１のしきい値より低い所定の第２のしきい値以下であるときにハイレベルの検出信号Ｄｅｔ１を論理回路２４０に出力する。ここで、第１のしきい値及び第２のしきい値は、それぞれ二次電池３の過充電時及び過放電時の電流値に対応するように設定される。すなわち、電流監視回路５０２は二次電池の異常電流（過充電電流又は過放電電流）を検出したときにハイレベルの検出信号Ｄｅｔ１を発生する。

電池電圧監視回路５０１は、コンパレータ、基準電圧源及びセンス抵抗などの素子を備えて構成され、電源端子ＶＤＤと接地端子ＶＳＳとの間の電圧に基づいて二次電池３のセル電圧を検出する。そして、検出されたセル電圧の電圧値が所定の第３のしきい値以上であるとき及び第３のしきい値より低い所定の第４のしきい値以下であるときに、ハイレベルの検出信号Ｄｅｔ２を遅延回路２０１に出力する。

遅延回路２０１Ａにおいて、論理回路２４０は、図３の論理回路２４０と同様に、入力される検出信号Ｄｅｔ１及びＤｅｔ２と、遅延時間設定信号ＤＬＹとに基づいて、制御信号ＣｎｔＳ，ＣｎｔＰ，ＣｎｔＮ及びＣｎｔ２を発生する。本実施形態において、論理回路２４０は、制御信号ＣｎｔＳ及びＣｎｔＮを遅延回路１６０Ａに出力し、制御信号ＣｎｔＰを出力制御回路１２０に出力し、制御信号Ｃｎｔ２を出力制御回路２３０に出力する。遅延回路１６０Ａは、制御信号ＣｎｔＳ及びＣｎｔＮを所定の固定の遅延時間だけ遅延させ、遅延後の制御信号ＣｎｔＳＤを遅延時間設定回路２１０に出力し、遅延後の制御信号ＣｎｔＮｄを出力制御回路１２０に出力する。さらに、遅延時間設定回路２１０と、出力制御回路１２０及び２３０とはそれぞれ、図３の遅延時間設定回路２１０と、出力制御回路１２０及び２３０と同様に動作する。

従って、本実施形態によれば、ハイレベルの検出信号Ｄｅｔ１及びＤｅｔ２は、容量１の容量値Ｃｄｌｙを用いて式（１）によって設定される検出遅延時間Ｄに、遅延回路１６０Ａによって設定される遅延時間を加算した時間だけ遅延されて、出力端子ＤＯＵＴ及びＣＯＵＴから、放電制御ＦＥＴＱｄ及び充電制御ＦＥＴＱｃに出力される。これにより、二次電池３を、異常状態（例えば、過充電、過放電、高電圧及び停電圧）から保護できる。

以上説明したように、本実施形態によれば、バッテリパックの保護用半導体装置５００の検出遅延時間を、半導体装置５００の外部に接続した容量１により設定できる。

なお、本実施形態において、保護用半導体装置５００は遅延回路２０１Ａを備えたが、本発明はこれに限られず、遅延回路２０１を備えてもよい。この場合、検出遅延時間は、容量１のみによって設定される。

また、本実施形態に係るバッテリパックは１つの二次電池３を備えたが、本発明はこれに限られず、複数の二次電池を備えてもよい。

また、本実施形態では、出力端子ＤＯＵＴに出力制御回路１２０と、遅延時間設定回路２１０と、容量１とを接続して、出力端子ＤＯＵＴに、信号を出力する機能だけでなく、出力端子ＤＯＵＴに接続された外付け容量１によって、検出信号Ｄｅｔ１及びＤｅｔ２の検出遅延時間Ｄを設定できる機能を持たせた。しかしながら、本発明はこれに限られず、出力端子ＣＯＵＴにも、出力制御回路１２０と同様の出力制御回路と、遅延時間設定回路２１０と同様の遅延時間設定回路と、容量とを接続して、検出信号Ｄｅｔ２の検出遅延時間を、検出信号Ｄｅｔ１の検出遅延時間Ｄと独立に設定できるように構成してもよい。

第８の実施形態．
図１２は、本発明の第８の実施形態に係る電圧検出用の半導体装置６００の構成を示すブロック図である。図１２において、半導体装置６００は、電圧検出回路６０３と、図１の遅延回路１０１と、電源端子ＶＤＤと、入力端子Ｓｅｎｓと、出力端子ＯＵＴと、接地端子ＶＳＳとを備えて構成される。また、電圧検出回路６０３は、入力端子Ｓｅｎｓと接地端子ＶＳＳとの間に直列に接続された抵抗Ｒ６１及びＲ６２と、基準電圧源６０２と、比較回路６０１とを備えて構成される。また、出力端子ＯＵＴと接地端子ＶＳＳとの間であって半導体装置６００の外部に、容量値Ｃｄｌｙを有する容量１が接続される。

入力端子Ｓｅｎｓを介して入力される入力電圧Ｖｉｎは、抵抗Ｒ６１及びＲ６２によって分圧された後に比較回路６０１の非反転入力端子に出力される。比較回路６０１は、分圧後の入力電圧Ｖｉｎが基準電圧源６０２からの所定の基準電圧以上であるときはハイレベルの検出信号Ｄｅｔを遅延回路１０１に出力する一方、分圧後の入力電圧Ｖｉが上述した基準電圧未満であるときはローレベルの検出信号Ｄｅｔを遅延回路１０１に出力する。

なお、本実施形態に係る半導体装置６００は遅延回路１００を備えたが、本発明はこれに限られず、遅延回路３０１、４０１又は１０１Ａを備えてもよい。

なお、上記各実施形態において、基準電圧源１１１及び３５４は、それぞれ１つの基準電圧を発生したが、本発明はこれに限られない。基準電圧源１１１及び３５４は、複数の基準電圧を発生し、発生した複数の基準電圧から選択された１つの基準電圧を出力してもよい。これにより、複数の検出遅延時間を設定できる。

また、上記各実施形態において、定電流源１４４及び３５１は、それぞれ１つの定電流を発生したが、本発明はこれに限られない。定電流源１４４及び３５１は、複数の定電流を発生し、発生した複数の定電流から選択された１つの定電流を出力してもよい。これにより、複数の検出遅延時間を設定できる。この場合、定電流源１４４及び３５１は、それぞれカレントミラー回路又はデプレッション型のＭＯＳトランジスタを備えてもよい。

１，２…容量、
１００，１００Ａ，２００，３００，４００，５００，６００…半導体装置、
１０１，１０１Ａ，２０１，２０１Ａ，３０１，４０１…遅延回路、
１１０，２１０，２１０Ａ，３１０…遅延時間設定回路、
１２０，２３０…出力制御回路、
１３０，２４０，３３０…論理回路、
１６０，１６０Ａ…遅延回路、
３５０…発振回路、
３６０…カウンター回路。

特開２０１２−２１８６７号公報

株式会社リコー、「Ｒ５４３２Ｖシリーズ Ｌｉイオン／Ｌｉポリマー３／４／５セル電池用保護ＩＣ」、［オンライン］、［２０１２年６月５日検索］、インターネット<URL:http://www.ricoh.co.jp/LSI/product_power/flyer/r5432v-c-j.pdf> セイコーインスツル株式会社、「Ｓ−８２３２シリーズ ２セル直列用バッテリー保護ＩＣ」、［オンライン］、［２０１２年６月５日検索］、インターネット<URL: http://datasheet.sii-ic.com/jp/battery_protectiオン/S8232_J.pdf> 株式会社リコー、「Ｒ３１５０Ｎシリーズ ３６Ｖ耐圧電圧監視ＩＣ」、［オンライン］、［２０１２年６月５日検索］、インターネット<URL: http://www.ricoh.co.jp/LSI/product_power/vd/r3150/r3150-j.pdf> セイコーインスツル株式会社、「Ｓ−１００９シリーズ 超低消費電流 遅延回路内蔵（遅延時間外部設定）超高精度電圧検出器」、［オンライン］、［２０１２年６月５日検索］、インターネット<URL: http://datasheet.sii-ic.com/jp/voltage_detector/S1009_J.pdf>

Claims (10)

1. 入力される第１の検出信号を所定の検出遅延時間だけ遅延させ、反転し又は反転せずに、第１の出力信号として第１の出力端子から出力する遅延回路において、
   上記検出遅延時間は、上記遅延回路の外部に設けられかつ上記第１の出力端子と接地端子との間に接続された第１の容量に基づいて設定され、
   上記遅延回路は、上記第１の検出信号に応答して、上記第１の容量の両端電圧に基づいて、上記検出遅延時間が経過したことを示す遅延時間設定信号を発生し、当該遅延時間設定信号の発生タイミングにおいて、上記第１の出力信号を発生して出力することを特徴とする遅延回路。
2. 上記遅延回路は、
   上記第１の出力信号のレベルを所定の第１のレベル又は所定の第２のレベルに制御して上記第１の出力端子から出力し、もしくは上記第１の出力端子をハイインピーダンス状態になるように制御する第１の出力制御回路と、
   入力される制御信号に応答して上記第１の容量を充電し又は放電し、上記第１の容量の両端電圧に基づいて上記遅延時間設定信号を発生する遅延時間設定回路と、
   上記第１の検出信号に応答して、上記第１の出力端子をハイインピーダンス状態にするように上記第１の出力制御回路を制御するとともに、上記遅延時間設定回路に上記制御信号を出力し、上記遅延時間設定信号に応答して、上記第１又は第２のレベルを有する第１の出力信号を上記第１の出力端子から出力するように上記第１の出力制御回路を制御する論理回路とを備えたことを特徴とする請求項１記載の遅延回路。
3. 上記遅延回路は、
   第２の出力信号のレベルを上記第１又は第２のレベルに制御して第２の出力端子から出力する第２の出力制御回路をさらに備え、
   上記論理回路は、入力される第２の検出信号に応答して、上記第１の出力端子をハイインピーダンス状態にするように上記第１の出力制御回路を制御するとともに、上記遅延時間設定回路に上記制御信号を出力し、上記遅延時間設定信号に応答して、上記第２の出力信号のレベルを上記第１のレベルから上記第２のレベルに、又は上記第２のレベルから上記第１のレベルに変化させるように上記第２の出力制御回路を制御することを特徴とする請求項２記載の遅延回路。
4. 上記遅延時間設定回路は、上記第１の容量の両端電圧を、上記検出遅延時間に対応する所定のしきい値電圧と比較し、上記両端電圧が上記しきい値電圧に到達したときに上記遅延時間設定信号を発生することを特徴とする請求項２又は３記載の遅延回路。
5. 上記遅延時間設定回路は、
   所定の定電流を発生して、上記定電流により、上記第１の容量を充電し又は放電する定電流源を備えたことを特徴とする請求項２乃至４のうちのいずれか１つに記載の遅延回路。
6. 上記遅延時間設定回路は、
   上記制御信号に応答して、上記第１の容量によって設定される所定の周期を有するクロックを発生する発振回路と、
   上記クロックをカウントし、上記クロックのカウント数が、上記検出遅延時間に対応する所定のしきい値回数になったとき、上記遅延時間設定信号を発生するカウンター回路とを備えたことを特徴とする請求項２又は３記載の遅延回路。
7. 上記遅延回路は、上記制御信号を所定の最小検出遅延時間だけ遅延させる遅延手段をさらに備えたことを特徴とする請求項２乃至６のうちのいずれか１つに記載の遅延回路。
8. 上記遅延回路は、
   上記第１の出力端子に接続されたデプレッション型のＭＯＳトランジスタと、
   上記第１の容量の両端電圧を、上記検出遅延時間に対応する所定のしきい値電圧と比較し、上記両端電圧が上記しきい値電圧に到達したときに上記遅延時間設定信号を発生する比較回路と、
   上記第１の検出信号に応答して、上記ＭＯＳトランジスタを、所定の定電流を発生する定電流源として動作させることにより、上記第１の容量を上記定電流により充電し又は放電し、上記遅延時間設定信号に応答して上記ＭＯＳトランジスタをオンするゲート制御回路とを備えたことを特徴とする請求項１記載の遅延回路。
9. 上記遅延回路は、
   上記第１の容量に並列に接続され、上記検出遅延時間の最小値を設定する第２の容量をさらに備えたことを特徴とする請求項１乃至８のうちのいずれか１つに記載の遅延回路。
10. 請求項１乃至９のうちのいずれか１つに記載の遅延回路を備えたことを特徴とする半導体装置。

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