KR101261309B1 - 카운터회로 및 보호회로 - Google Patents

카운터회로 및 보호회로 Download PDF

Info

Publication number
KR101261309B1
KR101261309B1 KR1020117011786A KR20117011786A KR101261309B1 KR 101261309 B1 KR101261309 B1 KR 101261309B1 KR 1020117011786 A KR1020117011786 A KR 1020117011786A KR 20117011786 A KR20117011786 A KR 20117011786A KR 101261309 B1 KR101261309 B1 KR 101261309B1
Authority
KR
South Korea
Prior art keywords
output
flip
supplied
circuit
flops
Prior art date
Application number
KR1020117011786A
Other languages
English (en)
Other versions
KR20110099092A (ko
Inventor
타카시 타케다
Original Assignee
미쓰미덴기가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰미덴기가부시기가이샤 filed Critical 미쓰미덴기가부시기가이샤
Publication of KR20110099092A publication Critical patent/KR20110099092A/ko
Application granted granted Critical
Publication of KR101261309B1 publication Critical patent/KR101261309B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
    • H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors

Landscapes

  • Charge And Discharge Circuits For Batteries Or The Like (AREA)
  • Pulse Circuits (AREA)

Abstract

간단한 회로구성으로 지연시간을 전환할 수 있는 카운터회로를 제공한다. 카운터회로는 초단의 플립플롭에는 발진기로부터 클록이 입력신호로서 공급되고, 초단 이후의 각단의 플립플롭에는 전단의 Q출력이 입력신호로서 공급되는, 종속접속된 복수단의 플립플롭을 포함하고, 상기 복수단의 플립플롭의 전부 또는 일부에 모드신호가 공급되고, 상기 모드신호가 통상지연모드를 지시할 때 상기 복수단의 플립플롭의 각각은 공급되는 상기 입력신호를 1/2분주하여 Q출력으로서 출력하고, 상기 모드신호가 지연단축모드를 지시할 때 상기 모드신호가 공급된 각단의 플립플롭은 공급되는 상기 입력신호를 그대로 통과시켜 Q출력으로서 출력하는 것을 특징으로 한다.

Description

카운터회로 및 보호회로{COUNTER CIRCUIT AND PROTECTION CIRCUIT}
본원개시는 일반적으로는 전자회로에 관한 것으로, 보다 상세하게는, 종속접속된 트리거형 복수단의 플립플롭으로 구성된 카운터회로 및 이러한 카운터회로를 구비한 보호회로에 관한 것이다.
최근, 2차전지로서 리튬이온배터리가 디지털카메라 등 휴대기기에 탑재되고 있다. 리튬이온배터리는 과충전 및 과방전에 약하기 때문에 과충전 및 과방전의 보호회로를 구비한 전지팩의 형태로 사용된다.
전지팩에는 보호 IC(집적회로)가 형성되어 있다. 보호 IC는 과충전검출회로, 과방전검출회로, 과전류검출회로 등을 내장하고 있다. 과방전검출회로 혹은 과전류검출회로에서 과방전 혹은 과전류를 검출했을 때에는 MOS트랜지스터를 차단하여 리튬이온배터리의 방전을 정지시킨다. 또한, 과충전검출회로에서 과충전을 검출했을 때에는 MOS트랜지스터를 차단하여 리튬이온배터리의 충전을 정지시킨다.
이러한 과충전검출회로, 과방전검출회로, 과전류검출회로에서는 각각의 검출시간을 계측한다. 검출시간이 소정시간(지연시간)을 넘은 경우에는, 과충전검출, 과방전검출, 과전류검출을 확정시켜 MOS트랜지스터를 차단함으로써 오동작을 방지하고 있다. 즉, 과충전검출, 과방전검출, 과전류검출이 확정되기까지 소정시간을 필요로 한다.
그러나, 제조시에 보호 IC의 시험을 실시하는 경우에는, 상기 과충전검출, 과방전검출, 과전류검출에 소정시간(지연시간)을 필요로 하기 때문에, 시험시간이 길어진는 문제가 있다. 이 때문에 시험시에는 보호 IC에 시간단축모드를 설정하여 상기 소정시간(지연시간)을 단축하거나 또는 없는 것으로 하는 것이 행해지고 있다.
예를 들어, 특허문헌 1에는, 테스트용 단자의 입력레벨이 하이레벨(VDD), 미들레벨(VDD/2), 로우레벨(VSS)중의 어느 것인지를 판정하고, 콤퍼레이터(비교기)의 출력의 지연시간을 통상적인 지연시간모드, 지연시간단축모드, 지연시간없음모드의 어느 것으로 전환하는 것이 개시되어 있다.
종래의 회로에서는 테스트용 단자의 입력레벨을 하이레벨(VDD), 미들레벨(VDD/2), 로우레벨(VSS)중 어느 것으로 설정함으로써, 통상적인 지연시간모드, 지연시간단축모드, 지연시간없음모드의 3종류의 시간단축모드를 설정하고 있다.
이 때문에, 종래의 회로는 테스트용 단자의 입력레벨이 하이레벨(VDD), 미들레벨(VDD/2), 로우레벨(VSS)중의 어느 것인지를 판정하기 위한 판정회로로서 2개의 인버터와 1개의 노어회로(NOR circuit)와 3개의 낸드회로(NAND circuit)를 필요로 한다. 또한, 판정회로의 판정결과에 따라 발진기에 있어서의 콘덴서의 충전전류를 변화(증가/감소)시킨다. 이로써, 발진주파수를 조정(고/저)하여 지연시간을 전환하고 있다.
이 때문에 종래의 회로는 판정회로를 필요로 하므로 회로구성이 복잡해지고, 콘덴서의 충전전류가 변화하면 과충전검출회로 및 과방전검출회로의 검출정밀도가 저하한다는 문제가 있었다.
[선행기술문헌]
[특허문헌 1] 일본공개특허공보 제2002-186173호
따라서, 간단한 회로구성으로 지연시간을 전환할 수 있는 카운터회로 및 그러한 카운터회로를 내장한 보호회로가 요망된다.
본발명에 따른 일실시형태에 의하면, 카운터회로는 초단의 플립플롭에는 발진기로부터 클록이 입력신호로서 공급되고, 초단 이후의 각단의 플립플롭에는 전단의 Q출력이 입력신호로서 공급되는, 종속접속된 복수단의 플립플롭을 포함하고, 상기 복수단의 플립플롭의 전부 또는 일부에는 모드신호가 공급되고, 상기 모드신호가 통상지연모드를 지시할 때 상기 복수단의 플립플롭의 각각은 공급되는 상기 입력신호를 1/2분주하여 Q출력으로서 출력하고, 상기 모드신호가 지연단축모드를 지시할 때 상기 모드신호가 공급된 각단의 플립플롭은 공급되는 상기 입력신호를 그대로 통과시켜 Q출력으로서 출력하는 것을 특징으로 한다.
또한, 본발명에 따른 다른 실시형태에 의하면, 전지의 충방전을 제어하는 보호회로는 상기 전지에 대한 과충전, 과방전, 충전과전류 및 방전과전류의 적어도 하나를 검출하면 검출신호를 생성하는 검출회로와, 상기 검출신호에 응답하여 클록신호를 생성하는 클록회로와, 상기 클록신호를 카운트하는 카운터회로와, 상기 카운터회로의 출력에 따라 제어신호를 생성하는 논리회로를 포함하고, 상기 카운터회로는 초단의 플립플롭에는 발진기로부터 클록이 입력신호로서 공급되고, 초단 이후의 각단의 플립플롭에는 전단의 Q출력이 입력신호로서 공급되는, 종속접속된 복수단의 플립플롭을 포함하고, 상기 복수단의 플립플롭의 전부 또는 일부에는 모드신호가 공급되고, 상기 모드신호가 통상지연모드를 지시할 때 상기 복수단의 플립플롭의 각각은 공급되는 상기 입력신호를 1/2분주하여 Q출력으로서 출력하고, 상기 모드신호가 지연단축모드를 지시할 때 상기 모드신호가 공급된 각단의 플립플롭은 공급되는 상기 입력신호를 그대로 통과시켜 Q출력으로서 출력하는 것을 특징으로 한다.
본원에 개시된 적어도 1개의 실시예에 의하면 간단한 회로구성으로 지연시간을 전환할 수 있다.
도 1은 카운터회로의 일실시형태의 회로구성도이다.
도 2는 플립플롭의 일실시형태의 회로구성도이다.
도 3은 통상지연모드의 신호파형도이다.
도 4는 지연단축모드의 신호파형도이다.
도 5는 카운터회로의 일실시형태의 변형예의 회로구성도이다.
도 6은 전지팩의 일실시형태의 블록도이다.
이하에서 본 발명의 실시예를 첨부된 도면을 이용하여 상세하게 설명한다.
이하, 도면에 기초하여 본 발명의 실시형태에 대해 설명한다.
＜카운터회로＞
도 1은 카운터회로의 일실시형태의 회로구성도를 나타낸다. 도 1에서 카운터회로(20)는 컨트롤단자(CNT)가 부착된 D형 플립플롭(21－1~21－n)를 구비하고 있다. 단자(22)에는 발진기로부터의 클록이 입력되어 플립플롭(21－1)의 CK단자에 공급된다. 단자(23)에는 발진기로부터의 클록을 반전한 반전클록이 입력되어 플립플롭(21－1)의 CKB단자에 공급된다.
플립플롭(21－1)의 Q단자는 다음단의 플립플롭(21－2)의 CKB단자에 접속된다. 플립플롭(21－1)의 QB단자(Q단자의 반전출력)는 플립플롭(21－1)의 D단자에 접속되어 트리거형 플립플롭을 구성함과 동시에, 다음단의 플립플롭(21－2)의 CK단자에 접속되어 있다. 플립플롭(21－1~21－n)의 각각은 트리거형 플립플롭을 구성함으로써 각각의 D단자입력을 1/2분주한다.
플립플롭(21－2~21－n)도 마찬가지로 QB단자가 D단자에 접속되어 트리거형 플립플롭을 구성한다. 또한, 플립플롭(21－1~21－n)은 CK단자, CKB단자가 전단의 QB단자, Q단자에 접속됨으로써 종속접속(캐스케이드접속)되어 있다. 플립플롭(21－n)의 Q단자, QB단자는 각각 단자(24, 25)에 접속되어 있다.
또한, 플립플롭(21－1~21－n)의 각각의 DS단자는 단자(26)에 접속되어 모드신호가 공급되고 있다.
＜플립플롭＞
도 2는 컨트롤단자(CNT)가 부착된 D형 플립플롭(21－1~21－n)의 일실시형태의 회로구성도를 나타낸다. 도 2에서 아날로그스위치(31), 인버터(32), 노어회로(33), 아날로그스위치(34)로 래치루프를 구성하는 제 1 단 래치회로(35)와, 아날로그스위치(36), 노어회로(37), 노어회로(38), 아날로그스위치(39)로 래치루프를 구성하는 제 2 단 래치회로(40)와, 인버터(41)가 설치된다.
단자(51, 52)로부터의 전원(Vdd, Vss)의 각각은 각회로소자에 공급된다. CKB단자(53), CK단자(54)로부터 입력되는 반전클록, 클록의 각각은 아날로그스위치(31, 34, 36, 39)의 제어단자에 공급된다. R단자(55)로부터 입력되는 리셋신호는 노어회로(33, 37)의 입력단자에 공급된다. D단자(56)로부터 입력되는 데이터신호는 아날로그스위치(31)의 입력단자에 공급된다. DS단자(57)로부터 입력되는 모드신호(로우레벨에서 통상지연모드/하이레벨에서 지연단축모드)는 노어회로(33, 38)의 입력단자에 공급된다. 노어회로(37)의 출력신호는 Q단자(58)로부터 출력된다. 또한, 노어회로(37)의 출력신호를 인버터(41)로 반전한 신호는 QB단자(59)로부터 출력된다.
또한, 통상적인 래치회로에서는 노어회로(33, 37, 38)를 대신하여 인버터를 사용한다. 그러나, 본실시형태에서는 DS단자(57)의 입력이 로우레벨일 때에 인버터로서 동작하는 노어회로(33, 37, 38)를 이용하고 있다. 그래서, DS단자(57)의 입력이 로우레벨인지 하이레벨인지에 관계없이, Q단자(58)를 반전하여 QB단자(59)로부터 출력하기 위하여 인버터(41)를 마련하고 있다.
＜카운터회로의 동작, DS：로우레벨(통상지연모드)＞
먼저, DS단자(57)의 입력이 로우레벨일 때의 동작을 설명한다. DS단자(57)의 입력이 로우레벨일 때에 노어회로(38)는 인버터로서 동작한다.
R단자(55)에 하이레벨의 리셋신호가 공급되면, 노어회로(33, 37)의 출력은 로우레벨이 되고, 노어회로(38)의 출력은 하이레벨이 된다.
이 후, R단자(55)가 로우레벨이 되면, 노어회로(33, 37)는 인버터로서 동작한다.
CKB단자(53)의 입력이 하이레벨이고, 또한 CK단자(54)의 입력이 로우레벨일 때, 아날로그스위치(31)가 온, 아날로그스위치(34)가 오프가 된다. 이로써, 제 1 단 래치회로(35)는 D단자(56)의 입력신호를 노어회로(32)에서 반전하여 A점으로부터 제 2 단 래치회로(40)에 공급한다. 또한, 아날로그스위치(36)가 오프, 아날로그스위치(39)가 온이 되어, 제 2 단 래치회로(40)는 Q단자의 상태를 래치루프(37, 38, 39)에서 래치하여 Q단자(58)로부터 출력한다. 이 Q단자(58)의 출력은 도 1에 도시한 바와 같이 D단자(56)에 공급된다.
CKB단자(53)의 입력이 로우레벨이고, 또한 CK단자(54)의 입력이 하이레벨일 때, 아날로그스위치(31)가 오프, 아날로그스위치(34)가 온이 된다. 이로써, 제 1 단 래치회로(35)는 A점 상태를 래치루프(32, 33, 34)에서 래치하여 제 2 단 래치회로(40)에 공급한다. 또한, 아날로그스위치(36)가 온, 아날로그스위치(39)가 오프가 되어, 제 2 단 래치회로(40)는 A점의 신호를 노어회로(37)에서 반전하여 Q단자(58)로부터 출력한다. 이 Q단자(58)의 출력은 도 1에 나타낸 바와 같이 D단자(56)에 공급된다.
도 3에 나타낸 바와 같이, 시점(t1)에서 R단자(55)가 로우레벨이 된 후, 시점(t2)에서 단자(22)의 클록이 하강한다. 그 후, 시점(t3)에서 단자(22)의 클록이 상승하면(1회째), 플립플롭(21－1)의 Q단자(58)의 출력은 상승하고, QB단자(59)의 출력은 하강한다. 나아가, 시점(t5)에서 단자(22)의 클록이 상승하면(2회째), 플립플롭(21－2)의 Q단자(58)의 출력은 상승하고, QB단자(59)의 출력은 하강한다. 또한, 시점(t6)에서 단자(22)의 클록이 상승하면(4회째), 플립플롭(21－3)의 Q단자(58)의 출력은 상승하고, QB단자(59)의 출력은 하강한다.
즉, 1단의 플립플롭에서 단자(22)에 공급되는 클록을 1/2분주하고 있고, 카운터회로(20)는 발진기로부터 공급되는 클록을 1/2n분주하여 출력한다.
＜카운터회로의 동작, DS：하이레벨(지연단축모드)＞
다음으로, DS단자(57)의 입력이 하이레벨일 때의 동작을 설명한다. DS단자(57)의 입력이 하이레벨일 때, 노어회로(33, 38)는 로우레벨의 고정출력이 된다. 또한, R단자(55)가 로우레벨이 되면, 노어회로(37)는 인버터로서 동작한다.
CKB단자(53)의 입력이 하이레벨이고, 또한 CK단자(54)의 입력이 로우레벨일 때, 아날로그스위치(31)가 온, 아날로그스위치(34)가 오프가 된다. 이로써, 제 1 단 래치회로(35)는 D단자(56)의 입력신호를 노어회로(32)에서 반전하여 A점으로부터 제 2 단 래치회로(40)에 공급한다. 또한, 아날로그스위치(36)가 오프, 아날로그스위치(39)가 온이 되어, 제 2 단 래치회로(40)는 노어회로(38)의 로우레벨의 고정출력을 노어회로(37)에서 반전한 하이레벨을 Q단자(58)로부터 출력한다. 이 Q단자(58)의 출력은 도 1에 나타낸 바와 같이 D단자(56)에 공급된다.
CKB단자(53)의 입력이 로우레벨이고, 또한 CK단자(54)의 입력이 하이레벨일 때, 아날로그스위치(31)가 오프, 아날로그스위치(34)가 온이 된다. 이로써, 제 1 단 래치회로(35)는 노어회로(33)의 로우레벨의 고정출력을 노어회로(32)에서 반전한 하이레벨을 제 2 단 래치회로(40)에 공급한다. 또한, 아날로그스위치(36)가 온, 아날로그스위치(39)가 오프가 되어, 제 2 단 래치회로(40)는 A점의 신호를 노어회로(37)에서 반전한 로우레벨을 Q단자(58)로부터 출력한다. 이 Q단자(58)의 출력은 도 1에 나타낸 바와 같이 D단자(56)에 공급된다.
도 4에 나타낸 바와 같이, 시점(t11)에서 R단자(55)가 로우레벨이 된 후, 시점(t12)에서 단자(22)의 클록이 하강하면, 플립플롭(21－1)의 Q단자(58)의 출력은 상승하고, QB단자(59)의 출력은 하강한다. 그 후, 시점(t13)에서 단자(22)의 클록이 상승하면, 플립플롭(21－1)의 Q단자(58)의 출력은 하강하고, QB단자(59)의 출력은 상승한다. 즉, 카운터회로(20)는 단자(26)로부터 공급되는 모드신호가 하이레벨일 때, 발진기로부터 공급되는 클록을 그대로 통과시키고 출력한다. 이 때문에, 지연시간은 발진기 출력클록의 1클록분이 된다.
＜카운터회로의 변형예＞
도 5는 카운터회로의 일실시형태의 변형예의 회로구성도를 나타낸다. 도 5에서 카운터회로(20)는 컨트롤단자(CNT)가 부착된 D형 플립플롭(21－1~21－n)를 가지고 있다. 단자(22)에는 발진기로부터의 클록이 입력되고 플립플롭(21－1)의 CK단자에 공급된다. 단자(23)에는 발진기로부터의 클록을 반전한 반전클록이 입력되고 플립플롭(21－1)의 CKB단자에 공급된다.
플립플롭(21－1)의 Q단자는 다음단의 플립플롭(21－2)의 CKB단자에 접속된다. 플립플롭(21－1)의 QB단자(Q단자의 반전출력)는 플립플롭(21－1)의 D단자에 접속되어 트리거형 플립플롭을 구성함과 동시에, 다음단의 플립플롭(21－2)의 CK단자에 접속되어 있다.
플립플롭(21－2~21－n)도 마찬가지로 접속되어 트리거형 플립플롭을 구성한다. 플립플롭(21－1~21－n)은 종속접속된다. 플립플롭(21－n)의 Q단자, QB단자는 각각 단자(24, 25)에 접속되어 있다.
또한, 최종단 이외의 플립플롭(21－1~21－(n－1))의 DS단자는 단자(26)에 접속되어 모드신호가 공급되어 있고, 최종단의 플립플롭(21－n)의 DS단자는 접지되어 있다.
이 변형예에서는 단자(26)으로부터 공급되는 모드신호가 하이레벨일 때, 최종단 이외의 플립플롭(21－1~21－(n－1))은 발진기로부터 공급되는 클록을 그대로 통과시키고 출력한다. 플립플롭(21－(n－1))가 출력하는 클록은 최종단의 플립플롭(21－n)에서 1/n분주되어 단자(24)로부터 출력된다. 이 때문에, 지연시간은 발진기 출력클록의 2클록분이 된다.
마찬가지로, 플립플롭(21－1~21－n)중 최종단으로부터 m단의 플립플롭의 DS단자를 접지하면, 지연시간을 발진기 출력클록의 2m클록분으로 할 수 있다. 이로써 지연단축모드에 있어서의 지연시간의 설정의 자유도를 크게 할 수 있다.
＜보호 IC＞
도 6은 카운터회로를 보호 IC에 적용한 전지팩의 일실시형태의 블록도를 나타낸다. 리튬이온배터리(52)와 저항(R11)와 콘덴서(C11)의 직렬회로가 병렬로 접속되어 있다. 리튬이온배터리(52)의 양극은 배선에 의해 전지팩(50)의 외부단자(P＋, 53)에 접속되고, 음극은 배선에 의해 전류차단용의 n채널 MOS트랜지스터(M11, M12)를 통하여 전지팩(50)의 외부단자(P－, 54)에 접속되어 있다.
MOS트랜지스터(M11, M12)는 드레인이 공통 접속된다. MOS트랜지스터(M11)의 소스는 리튬이온배터리(52)의 음극에 접속된다. MOS트랜지스터(M12)의 소스는 외부단자(54)에 접속되어 있다.
보호 IC(보호회로, 55)는 리튬이온배터리(52)의 양극으로부터 저항(R11)를 통하여 전원(Vdd)가 단자(55a)에 공급됨과 동시에, 리튬이온배터리(52)의 음극으로부터 전원(Vss)가 단자(55c)에 공급되어 동작한다.
또한, 보호 IC(55)는 단자(55b)에 외부로부터 모드설정신호가 공급되고, 단자(55f)에 저항(R12)의 일단이 접속되고 저항(R12)의 타단은 외부단자(54)에 접속되어 있다. 보호 IC(55)는 DOUT출력의 단자(55d)가 MOS트랜지스터(M11)의 게이트에 접속되고, COUT출력의 단자(55e)가 MOS트랜지스터(M12)의 게이트에 접속되어 있다.
보호 IC(55)는 과충전검출회로(56), 과방전검출회로(57), 충전과전류검출회로(58), 방전과전류검출회로(59), 단락검출회로(60)를 내장하고 있다. 과충전검출회로(56)는 단자(55a, 55c)의 전압으로부터 리튬이온배터리(52)의 과충전을 검출하여 검출신호를 발진기(61), 논리회로(63)에 공급한다. 과방전검출회로(57)는 단자(55a, 55c)의 전압으로부터 리튬이온배터리(52)의 과방전을 검출하여 검출신호를 발진기(61), 논리회로(65)에 공급한다.
충전과전류검출회로(58)는 단자(55f)의 전압으로부터 MOS트랜지스터(M11), MOS트랜지스터(M12)에 흐르는 전류가 과대가 되는 과전류를 검출하여 검출신호를 발진기(61), 논리회로(63)에 공급한다. 방전과전류검출회로(59)는 단자(55f)의 전압으로부터 MOS트랜지스터(M11), MOS트랜지스터(M12)에 흐르는 전류가 과대가 되는 과전류를 검출하여 검출신호를 발진기(61), 논리회로(65)에 공급한다. 단락검출회로(60)은 단자(55f)의 전압으로부터 외부단자(53, 54)간의 단락을 검출하여 검출신호를 지연회로(66)로부터 논리회로(65)에 공급한다.
보호 IC(55)의 단자(DS, 55b)는 카운터회로(62)에 접속되어 있다. 카운터회로(62)는 도 1(또는 도 5)에 나타낸 회로구성이고, 도 1의 단자(22, 23)에는 발진기(61)로부터 클록, 반전클록이 공급된다. 카운터회로(62)의 출력, 즉, 도 1의 단자(24)의 출력은 논리회로(63, 65)에 공급된다.
여기서, 충전시(즉, MOS트랜지스터(M11, M12)가 온)에 과충전검출회로(56)또는 충전과전류검출회로(58)가 검출신호를 출력하면, 발진기(61)가 발진하여 클록신호를 출력한다. 카운터회로(62)에서 클록신호를 소정값만 카운트한 시점에서 논리회로(63)에 하이레벨의 출력을 공급한다. 논리회로(63)는 상기 검출신호가 공급된 후 카운터회로(62)의 하이레벨의 출력이 공급되면, 충전을 정지시키기 위하여 MOS트랜지스터(M12)의 게이트에 공급하는 제어신호를 로우레벨로 한다. 이 제어신호를 레벨시프트회로(64)로 소정값만 저하시키는 레벨시프트를 실시하여 단자(55e)로부터 MOS트랜지스터(M12)의 게이트에 공급한다. 이로써, 리튬이온배터리(52)의 충전이 정지한다. 또한, 이 레벨시프트는 단자(55c)에 대해 외부단자(54)가 전위가 낮기 때문에 행하여지고 있다.
또한, 방전시(MOS트랜지스터(M11, M12)가 온)에 과방전검출회로(57) 또는 방전과전류검출회로(59)가 검출신호를 출력하면, 발진기(61)가 발진하여 클록신호를 출력한다. 카운터회로(62)에서 클록신호를 소정값만 카운트 한 시점에서 논리회로(65)에 하이레벨의 출력을 공급한다. 논리회로(65)는 상기 검출신호가 공급된 후 카운터회로(62)의 하이레벨의 출력이 공급되면, 방전을 정지시키기 위하여 MOS트랜지스터(M11)의 게이트에 공급하는 제어신호를 로우레벨로 한다. 이 제어신호를 단자(55d)로부터 MOS트랜지스터(M11)의 게이트에 공급한다.
또한, 단락검출회로(60)의 검출신호는 지연회로(66)에서 카운터회로(62)에 의한 지연과 마찬가지로 지연되어 논리회로(65)에 공급되고, 논리회로(65)는 방전을 정지시키기 위하여 MOS트랜지스터(M11)의 게이트에 공급하는 제어신호를 로우레벨로 한다. 이 제어신호를 단자(55d)로부터 MOS트랜지스터(M11)의 게이트에 공급한다. 이로써, 리튬이온배터리(52)의 방전이 정지한다.
또한, 본실시형태에서는 종래의 회로와 같이 발진기(61)에 있어서의 콘덴서의 충전전류를 가변(증가/감소)하고 발진주파수를 조정(고/저)하여 지연시간을 조정하는 것은 행하지 않고 있다. 이 때문에, 본실시형태에서는 지연시간을 변화시켜도 발진기(61)의 충전전류가 변화하는 일이 없기 때문에, 리튬이온배터리(52)로부터 저항(R11)에 흐르는 전류가 변화하는 일은 없다. 따라서, 과충전검출회로(56), 과방전검출회로(57)의 검출전압, 즉, 검출정밀도가 저하하는 일은 없다.
지금까지 본발명에 대하여 실시예에 기초하여 설명했지만, 본발명은 상기 실시예로 한정되는 것이 아니고, 특허청구범위에 기재된 범위내에서 여러가지 변형이 가능하다.
21－1~21－n 플립플롭
31, 36 아날로그스위치
32, 41 인버터
33, 37, 38 노어회로
34, 39 아날로그스위치
35 제 1 단 래치회로
40 제 2 단 래치회로

Claims (8)

  1. 초단의 플립플롭에는 발진기로부터 클록이 입력신호로서 공급되고, 초단 이후의 각단의 플립플롭에는 전단의 Q출력이 입력신호로서 공급되는, 종속접속된 복수단의 플립플롭을 포함하고,
    상기 복수단의 플립플롭의 전부 또는 일부에 모드신호가 공급되며,
    상기 모드신호가 통상지연모드를 지시할 때 상기 복수단의 플립플롭의 각각은 공급되는 상기 입력신호를 1/2분주하여 Q출력으로서 출력하고,
    상기 모드신호가 지연단축모드를 지시할 때 상기 모드신호가 공급된 각단의 플립플롭은 공급되는 상기 입력신호를 그대로 통과시켜 Q출력으로서 출력하며, 상기 모드신호가 공급되지 않는 플립플롭은 공급되는 상기 입력신호를 1/2분주하여 Q출력으로서 출력하는 것을 특징으로 하는 카운터회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 모드신호가 상기 지연단축모드를 지시할 때, 상기 모드신호가 공급된 각단의 플립플롭은 공급되는 상기 입력신호의 상승에지 및 하강에지의 각각에 응답하여 매회 Q출력의 레벨을 천이시키는 것을 특징으로 하는 카운터회로.
  4. 제 1 항에 있어서,
    상기 복수단의 플립플롭의 적어도 하나는,
    D단자의 입력데이타가 입력되는 제 1 아날로그스위치와, 상기 제 1 아날로그스위치의 출력을 반전하는 제 1 반전소자와, 상기 제 1 반전소자의 출력을 반전하는 제 2 반전소자와, 상기 제 1 반전소자 및 제 2 반전소자로 루프를 형성하는 제 2 아날로그스위치를 갖는 제 1 래치회로와,
    상기 제 1 래치회로의 출력데이타가 입력되는 제 3 아날로그스위치와, 상기 제 3 아날로그스위치의 출력을 반전하는 제 3 반전소자와, 상기 제 3 반전소자의 출력을 반전하는 제 4 반전소자와, 상기 제 3 반전소자 및 제 4 반전소자로 루프를 형성하는 제 4 아날로그스위치를 갖는 제 2 래치회로를 구비하고,
    상기 제 2 반전소자 및 제 4 반전소자는 상기 모드신호가 지연단축모드를 지시할 때 소정 레벨을 고정출력하는 것을 특징으로 하는 카운터회로.
  5. 전지의 충방전을 제어하는 보호회로로서,
    상기 전지에 대한 과충전, 과방전, 충전과전류 및 방전과전류중의 적어도 하나를 검출하면 검출신호를 생성하는 검출회로와,
    상기 검출신호에 응답하여 클록을 생성하는 발진기와,
    상기 클록을 카운트하는 카운터회로와,
    상기 카운터회로의 출력에 따라 제어신호를 생성하는 논리회로를 포함하고,
    상기 카운터회로는,
    초단의 플립플롭에는 상기 발진기로부터 클록이 입력신호로서 공급되고, 초단 이후의 각단의 플립플롭에는 전단의 Q출력이 입력신호로서 공급되는, 종속접속된 복수단의 플립플롭을 포함하고,
    상기 복수단의 플립플롭의 전부 또는 일부에는 모드신호가 공급되고,
    상기 모드신호가 통상지연모드를 지시할 때 상기 복수단의 플립플롭의 각각은 공급되는 상기 입력신호를 1/2분주하여 Q출력으로서 출력하고,
    상기 모드신호가 지연단축모드를 지시할 때 상기 모드신호가 공급된 각단의 플립플롭은 공급되는 상기 입력신호를 그대로 통과시켜 Q출력으로서 출력하고, 상기 모드신호가 공급되지 않는 플립플롭은 공급되는 상기 입력신호를 1/2분주하여 Q출력으로서 출력하는 것을 특징으로 하는 보호회로.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 모드신호가 상기 지연단축모드를 지시할 때, 상기 모드신호가 공급된 각단의 플립플롭은 공급되는 상기 입력신호의 상승에지 및 하강에지의 각각에 응답하여 매회 Q출력의 레벨을 천이시키는 것을 특징으로 하는 보호회로
  8. 제 5 항에 있어서,
    상기 복수단의 플립플롭의 적어도 하나는,
    D단자의 입력데이타가 입력되는 제 1 아날로그스위치와, 상기 제 1 아날로그스위치의 출력을 반전하는 제 1 반전소자와, 상기 제 1 반전소자의 출력을 반전하는 제 2 반전소자와, 상기 제 1 반전소자 및 제 2 반전소자로 루프를 형성하는 제 2 아날로그스위치를 갖는 제 1 래치회로와,
    상기 제 1 래치회로의 출력데이타가 입력되는 제 3 아날로그스위치와, 상기 제 3 아날로그스위치의 출력을 반전하는 제 3 반전소자와, 상기 제 3 반전소자의 출력을 반전하는 제 4 반전소자와, 상기 제 3 반전소자 및 제 4 반전소자로 루프를 형성하는 제 4 아날로그스위치를 갖는 제 2 래치회로를 구비하고,
    상기 제 2 반전소자 및 제 4 반전소자는 상기 모드신호가 지연단축모드를 지시할 때 소정 레벨을 고정출력하는 것을 특징으로 하는 보호회로.
KR1020117011786A 2008-11-27 2009-11-24 카운터회로 및 보호회로 KR101261309B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008302135A JP2010130283A (ja) 2008-11-27 2008-11-27 カウンタ回路
JPJP-P-2008-302135 2008-11-27
PCT/JP2009/069791 WO2010061814A1 (ja) 2008-11-27 2009-11-24 カウンタ回路及び保護回路

Publications (2)

Publication Number Publication Date
KR20110099092A KR20110099092A (ko) 2011-09-06
KR101261309B1 true KR101261309B1 (ko) 2013-05-07

Family

ID=42225688

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117011786A KR101261309B1 (ko) 2008-11-27 2009-11-24 카운터회로 및 보호회로

Country Status (5)

Country Link
US (1) US8498372B2 (ko)
JP (1) JP2010130283A (ko)
KR (1) KR101261309B1 (ko)
CN (1) CN102224678B (ko)
WO (1) WO2010061814A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102123432B1 (ko) * 2013-11-04 2020-06-16 삼성전자주식회사 카운터 회로 및 이를 포함하는 이미지 센서
CN104410406B (zh) * 2014-08-27 2017-05-17 北京中电华大电子设计有限责任公司 一种异步计数器电路
CN108769875B (zh) * 2018-06-26 2024-05-24 宗仁科技(平潭)股份有限公司 模仿警报声的集成电路及报警装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002186173A (ja) * 2000-12-13 2002-06-28 Ricoh Co Ltd テスト機能を有する半導体装置、充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4182961A (en) * 1976-09-27 1980-01-08 Rca Corporation Inhibitable counter stage and counter
JPS55123239A (en) * 1979-03-15 1980-09-22 Matsushita Electric Ind Co Ltd Programmable divider
JPS58209230A (ja) * 1982-05-31 1983-12-06 Toshiba Corp プログラマブルカウンタ
JPS6165527A (ja) * 1984-09-06 1986-04-04 Nec Corp 可変バイナリカウンタ
US4648103A (en) * 1984-10-01 1987-03-03 Motorola, Inc. Flip-flop having divide inhibit circuitry to change divide ratio
US4741004A (en) * 1986-09-29 1988-04-26 Microwave Semiconductor Corporation High-speed programmable divide-by-N counter
JPH0691426B2 (ja) * 1987-07-20 1994-11-14 シャープ株式会社 論理回路装置
JPH033851U (ko) * 1989-06-01 1991-01-16
JP2687655B2 (ja) * 1990-03-13 1997-12-08 日本電気株式会社 フリップフロップ回路
CN2103214U (zh) * 1991-09-19 1992-04-29 余新洛 全自动无人值守快速充电机
US5249214A (en) * 1992-06-30 1993-09-28 Vlsi Technology, Inc. Low skew CMOS clock divider
JP2997139B2 (ja) * 1992-12-03 2000-01-11 富士通株式会社 分周回路
JP3389292B2 (ja) * 1993-09-20 2003-03-24 三洋電機株式会社 分周回路
FR2769432B1 (fr) * 1997-10-03 2000-01-28 Thomson Csf Diviseur de frequence a modulo variable
KR100355302B1 (ko) * 2000-03-14 2002-10-11 학교법인 포항공과대학교 프로그램 가능한 고속의 주파수 분주기
KR100329590B1 (ko) * 2000-05-25 2002-03-21 대표이사 서승모 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러
JP2003077300A (ja) * 2001-08-31 2003-03-14 Sony Corp 試験回路及びそれを用いた半導体記憶装置
US6741670B2 (en) * 2002-04-29 2004-05-25 Lsi Logic Corporation Counter circuit and reset therefor
CN2922235Y (zh) * 2006-06-08 2007-07-11 潍坊光华电池有限公司 动力锂离子电池的保护电路
CN101144837A (zh) * 2006-09-11 2008-03-19 精拓科技股份有限公司 电压检测电路及其方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002186173A (ja) * 2000-12-13 2002-06-28 Ricoh Co Ltd テスト機能を有する半導体装置、充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器

Also Published As

Publication number Publication date
US20110221499A1 (en) 2011-09-15
JP2010130283A (ja) 2010-06-10
CN102224678A (zh) 2011-10-19
WO2010061814A1 (ja) 2010-06-03
KR20110099092A (ko) 2011-09-06
US8498372B2 (en) 2013-07-30
CN102224678B (zh) 2014-07-16

Similar Documents

Publication Publication Date Title
JP4667157B2 (ja) ２次電池保護用半導体装置
JP5262034B2 (ja) 充放電保護回路および該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器
US9103893B2 (en) Voltage monitor semiconductor device, battery pack, and electronic device employing battery pack
US8581556B2 (en) Protection circuit and battery pack having current varying circuit to vary current flowing through power terminal
JP2012021867A (ja) 二次電池を複数個直列に接続した組電池の保護用半導体装置、該保護用半導体装置を内蔵した電池パックおよび電子機器
US11183858B2 (en) Rechargeable battery protection circuit, rechargeable battery protection device, battery pack, and method of controlling rechargeable battery protection circuit
JP5428675B2 (ja) 二次電池の保護回路、バッテリーパック及び電子機器
JP3498736B2 (ja) 充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器
JP2005229742A (ja) 充放電制御回路および充電式電源装置
US7679333B2 (en) Delay time generation circuit, semiconductor device for protecting secondary batteries using delay time generation circuit, battery pack, and electronic device
CN112929009A (zh) 一种rc张弛振荡器
KR101261309B1 (ko) 카운터회로 및 보호회로
JP3827136B2 (ja) 充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器
JP3794547B2 (ja) テスト機能を有する半導体装置、充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器
JP2014011733A (ja) 遅延回路及び半導体装置
TW201814718A (zh) 半導體積體電路
JP4049184B2 (ja) 充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器
KR101892964B1 (ko) 반도체 집적 회로, 보호 회로 및 전지팩
JP4646875B2 (ja) 充放電制御回路
KR20170087336A (ko) 배터리 보호 회로 및 그것을 포함하는 웨어러블 디바이스
JP2010109605A (ja) モード設定回路及びそれを用いたカウンタ回路
JP2004147422A (ja) 遅延回路
JP2010109606A (ja) カウンタ回路
JP2011062033A (ja) 二次電池の充電回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190418

Year of fee payment: 7