CN102224678A - 计数器电路以及保护电路 - Google Patents

Abstract

提供一种以简单的电路结构就可以对延迟时间进行切换的计数器电路。该计数器电路的特征在于，具有级联连接的复数个正反器，第一级正反器被供给作为输入信号的来自发振器的时钟，第一级之后的各级正反器被供给作为输入信号的上一级的Q输出，其中，所述复数个正反器的全部或部分被供给模式信号，当所述模式信号表示通常延迟模式时，所述复数个正反器各自将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出，当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的各级正反器使被供给的所述输入信号原样通过并作为Q输出进行输出。

Description

计数器电路以及保护电路

技术领域

本发明一般而言涉及一种电子电路，具体而言涉及一种由级联连接的触发型的复数个正反器(flip-flop)所构成的计数器电路以及具有这样的计数器电路的保护电路。

背景技术

近年，锂离子电池作为二次电池被搭载在数码相机等便携式机器上。锂离子电池由于对过充电以及过放电比较脆弱，所以，通常以具有过充电以及过放电的保护电路的电池包的形式被使用。

电池包中设有保护IC(集成电路)。保护IC内置有过充电检测电路、过放电检测电路、过电流检测电路等。当由过放电检测电路或过电流检测电路检测出过放电或过电流时，切断MOS晶体管以停止锂离子电池的放电。另外，当由过充电检测电路检测出过充电时，切断MOS晶体管以停止锂离子电子的充电。

在上述的过充电检测电路、过放电检测电路、过电流检测电路中，分别对检测时间进行计时。如果检测时间超过了预定的时间(延迟时间)，则通过确定为过充电检测、过放电检测、过电流检测以实施MOS晶体管的切断，来防止误动作。也就是说，在过充电检测、过放电检测、过电流检测被确定之前，需要预定的时间。

但是，在生产时进行保护IC的试验的情况下，在上述过充电检测、过放电检测、过电流检测中，由于需要预定的时间(延迟时间)，所以，存在试验时间变长的问题。因此，试验时，通常在保护IC中设定时间缩短模式以缩短或取消上述预定的时间(延迟时间)。

例如，在专利文献1中记载了这样一种技术，即：通过判定试验用端子的输入电平(level)为高电平(VDD)、中电平(VDD/2)、或者低电平(VSS)，将比较器输出的延迟时间切换为“通常延迟时间模式”、“延迟时间缩短模式”、或者“延迟时间取消模式”。

在现有电路中，通过将试验用端子的输入电平设定为高电平(VDD)、中电平(VDD/2)、或者低电平(VSS)，来设定通常延迟时间模式、延迟时间缩短模式、或者延迟时间取消模式。

因此，在现有的电路中，作为用于判定试验用端子的输入电平(level)为高电平(VDD)、中电平(VDD/2)、或者低电平(VSS)的判定电路，需要2个反向器(inverter)、1个或非(NOR)电路、3个与非(NAND)电路。另外，根据判定电路的判定结果，使发振器中的电容器的充电电流发生变化(增加/减少)，据此来调整(调高/调低)发振频率以切换延迟时间。

因此，在现有电路中存在这样的问题，即：因为需要判定电路，所以电路结构较为复杂，另外，如果电容器的充电电流发生变化，则过充电检测电路以及过放电检测电路的检测精度降低。

先行技术文献如下：

专利文献1：(日本)特开2002-186173号公报

发明内容

本发明想要解决的课题如下：

有鉴于此，本发明的目的在于提供一种能够以简单的电路结构对延迟时间进行切换的计数器电路、以及内置有这样的计数器电路的保护电路。

用于解决上述课题的手段如下：

本发明的一个实施方式提供一种计数器电路，其特征在于，具有级联连接的复数个正反器，第一级正反器被供给作为输入信号的来自发振器的时钟，第一级之后的各级正反器被供给作为输入信号的上一级的Q输出，其中，所述复数个正反器的全部或部分被供给模式信号，当所述模式信号表示通常延迟模式时，所述复数个正反器各自将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出，当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的各级正反器使被供给的所述输入信号原样通过并作为Q输出进行输出。

另外，本发明的一个实施方式提供一种控制电池的充放电的保护电路，其特征在于，包含：检测电路，如果检测出针对所述电池的过充电、过放电、充电过电流、以及放电过电流中的至少一个，则生成检测信号；时钟电路，对所述检测信号进行应答，生成时钟信号；计数器电路，对所述时钟信号进行计数；以及逻辑电路，根据所述计数电路的输出生成控制信号。所述计数电路具有级联连接的复数个正反器，第一级正反器被供给作为输入信号的来自发振器的时钟，第一级之后的各级正反器被供给作为输入信号的上一级的Q输出，其中，所述复数个正反器的全部或部分被供给模式信号，当所述模式信号表示通常延迟模式时，所述复数个正反器各自将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出，当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的各级正反器使被供给的所述输入信号原样通过并作为Q输出进行输出。

本发明的效果如下：

根据本发明的至少一个实施例，能够以简单的电路结构对延迟时间进行切换。

附图说明

图1是计数器电路的一个实施方式的电路结构图。

图2是正反器的一个实施方式的电路结构图。

图3是通常延迟模式的信号波形图。

图4是延迟缩短模式的信号波形图。

图5是计数器电路的一个实施方式的变形例的电路结构图。

图6是电池包的一个实施方式的模块图。

具体实施方式

下面参照附图对本发明的实施例进行详细说明。

下面根据附图对本发明的实施方式进行说明。

<计数器电路>

图1是计数器电路的一个实施方式的电路结构图。在该图中，计数器电路20具有附带控制端子CNT的D型正反器21-1～21-n。来自发振器的时钟(clock)被输入至端子22并被供给至正反器21-1的CK端子。将来自发振器的时钟进行了反转的反转时钟被输入至端子23并被供给至正反器21-1的CKB端子。

正反器21-1的Q端子与下级正反器21-2的CKB端子相连。正反器21-1的QB端子(Q端子的反转输出)与正反器21-1的D端子相连以构成触发型正反器，同时，与下级正反器21-2的CK端子相连。各正反器21-1～21-n通过构成触发型正反器，对各自的D端子输入进行1/2的周期分割。

正反器21-2～21-n也同样地将QB端子连接至D端子以构成触发型正反器。另外，正反器21-1～21-n通过将CK端子、CKB端子连接至上一级的QB端子、Q端子以实现级联连接。正反器21-n的Q端子、QB端子分别与端子24、25相连。

另外，正反器21-1～21-n各自的DS端子与端子26相连以被供给模式信号。

<正反器>

图2表示附带控制端子CNT的D型正反器21-1～21-n的一个实施方式的电路结构图。在该图中，设置有由模拟开关31、反向器32、或非电路33、模拟开关34构成闩锁环(latch loop)的第1级闩锁电路35、由模拟开关36、或非电路37、或非电路38、模拟电路39构成闩锁环的第2级闩锁电路40、以及反向器41。

来自端子51、52的电源Vdd、Vss分别被供给至各电路元件。由CKB端子53、CK端子54所输入的反转时钟、时钟分别被供给至模拟开关31、34、36、39的控制端子。由R端子55所输入的重置信号被供给至或非电路33、37的输入端子。由D端子56所输入的数据信号被供给至模拟开关31的输入端子。由DS端子57所输入的模式信号(低电平为通常延迟模式/高电平为延迟缩短模式)被供给至或非电路33、38的输入端子。或非电路37的输出信号由Q端子58被输出。另外，由反向器41将或非电路37的输出信号进行了反转的信号从QB端子59被输出。

这里，需要说明的是，在通常的闩锁电路中，使用反向器来代替或非电路33、37、38。但是，在本实施方式中，当DS端子57的输入为低电平时，使用了作为反向器工作的或非电路33、37、38。因此，不管DS端子57的输入为低电平还是高电平，都设有反向器41，其目的为使Q端子58反转并从QB端子59进行输出。

<计数器电路的动作，DS：低电平(通常延迟模式)>

首先，对DS端子57的输入为低电平时的动作进行说明。当DS端子57的输入为低电平时，或非电路38作为反向器工作。

如果R端子55被供给高电平的重置信号，则或非电路33、37的输出变为低电平，或非电路38的输出变为高电平。

之后，如果R端子55变为低电平，则或非电路33、37作为反向器工作。

当CKB端子53的输入为高电平且CK端子54的输入为低电平时，模拟开关31变为开状态(on)，模拟开关34变为关状态(off)。据此，第1级闩锁电路35通过或非电路32对D端子56的输入信号进行反转并从A点供给至第2级闩锁电路40。另外，模拟开关36变为关状态，模拟开关39变为开状态，第2级闩锁电路40通过闩锁环(37、38、39)对Q端子的状态进行闩锁并从Q端子58进行输出。该Q端子58的输出如图1所示被供给至D端子56。

当CKB端子53的输入为低电平且CK端子54的输入为高电平时，模拟开关31变为关状态，模拟开关34变为开状态。据此，第1级闩锁电路35通过闩锁环(32、33、34)对A点的状态进行闩锁并供给至第2级闩锁电路40。另外，模拟开关36变为开状态，模拟开关39变为关状态，第2级闩锁电路40通过或非电路37对A点的信号进行反转并从Q端子58进行输出。该Q端子58的输出如图1所示被供给至D端子56。

如图3所示，在时点t1处R端子55变为低电平后，在时点t2处端子22的时钟下降。之后，在时点t3处端子22的时钟上升(第1次)，正反器21-1的Q端子58的输出上升，QB端子59的输出下降。另外，在时点t5处端子22的时钟上升(第2次)，正反器21-2的Q端子58的输出上升，QB端子59的输出下降。再有，在时点t6处端子22的时钟上升(第4次)，正反器21-3的Q端子58的输出上升，QB端子59的输出下降。

也就是说，1个正反器对供给至端子22的时钟进行了1/2的周期分割，这样，计数器电路20对发振器所供给的时钟进行1/2ⁿ的周期分割并进行输出。

<计数器电路的动作，DS：高电平(延迟缩短模式)>

下面，对DS端子57的输入为高电平时的动作进行说明。当DS端子57的输入为高电平时，或非电路33、38变为低电平的固定输出。另外，如果R端子55变为低电平，则或非电路37作为反向器工作。

当CKB端子53的输入为高电平且CK端子54的输入为低电平时，模拟开关31变为开状态，模拟开关34变为关状态。据此，第1级闩锁电路35通过或非电路32对D端子56的输入信号进行反转并从A点供给至第2级闩锁电路40。另外，模拟开关36变为关状态，模拟开关39变为开状态，第2级闩锁电路40将由或非电路37对或非电路38的低电平的固定输出进行了反转的高电平从Q端子58输出。该Q端子58的输出如图1所示被供给至D端子56。

当CKB端子53的输入为低电平且CK端子54的输入为高电平时，模拟开关31变为关状态，模拟开关34变为开状态。据此，第1级闩锁电路35将由或非电路32对或非电路33的低电平的固定输出进行了反转的高电平供给至第2级闩锁电路40。另外，模拟开关36变为开状态，模拟开关39变为关状态，第2级闩锁电路40将由或非电路37对A点的信号进行了反转的低电平从Q端子58输出。该Q端子58的输出如图1所示被供给至D端子56。

如图4所示，在时点t11处R端子55变为低电平后，如果在时点t12处端子22的时钟下降，则正反器21-1的Q端子58的输出上升，QB端子59的输出下降。之后，如果在时点t13处端子22的时钟上升，则正反器21-1的Q端子58的输出下降，QB端子59的输出上升。也就是说，计数器电路20在端子26所供给的模式信号为高电平时，使发振器所供给的时钟原样(through)通过并输出。这样，延迟时间变为发振器输出时钟的1个时钟份。

<计数器电路的变形例>

图5表示计数器电路的一个实施方式的变形例的电路结构图。在该图中，计数器电路20具有附带控制端子CNT的D型正反器21-1～21-n。来自发振器的时钟被输入至端子22中，并被供给至正反器21-1的CK端子。对来自发振器的时钟进行了反转的反转时钟被输入至端子23中，并被供给至正反器21-1的CKB端子。

正反器21-1的Q端子与下级正反器21-2的CKB端子相连。正反器21-1的QB端子(Q端子的反转输出)与正反器21-1的D端子相连以构成触发型正反器，同时，与下级正反器21-2的CK端子相连。

正反器21-2～21-n也同样地相连以构成触发型正反器。正反器21-1～21-n为级联连接。正反器21-n的Q端子、QB端子分别与端子24、25相连。

另外，除了最后一级之外的正反器21-1～21-(n-1)的DS端子与端子26相连以被供给模式信号，最后一级正反器21-n的DS端子接地。

在该变形例中，当由端子26所供给的模式信号为高电平时，除了最后一级之外的正反器21-1～21-(n-1)使发振器所供给的时钟原样(through)通过并输出。正反器21-(n-1)所输出的时钟被最后一级正反器21-n进行1/n的周期分割并从端子24被输出。这样，延迟时间变为发振器输出时钟的2个时钟份。

同样，正反器21-1～21-n中从最后一级开始的m级的正反器的DS端子如果接地，则可以将延迟时间设定为发振器输出时钟的2^m个时钟份。这样，就可以增大延迟缩短模式中的延迟时间的设定自由度。

<保护IC>

图6表示将计数器电路应用于保护IC的电池包的一个实施方式的模块图。电阻R11和电容器C11的串联电路与锂离子电池52并联连接。锂离子电池52的正极通过配线与电池包50的外部端子(P+)53相连，负极通过配线经由用于切断电流的n通道MOS晶体管M11、M12与电池包50的外部端子(P-)54相连。

MOS晶体管M11、M12的漏极(drain)互相连接。MOS晶体管M11的源极(source)与锂离子电池52的负极相连。MOS晶体管M12的源极与外部端子54相连。

在保护IC(保护电路)55中，电源VDD被从锂离子电池52的正极经由电阻R11供给至端子55a，同时，电源VSS被从锂离子电池52的负极供给至端子55c。

另外，在保护IC55中，来自外部的模式设定信号被供给至端子55b，端子55f与电阻R12的一端相连，电阻R12的另一端与外部端子54相连。在保护IC55中，DOUT输出的端子55d与MOS晶体管M11的闸极(gate)相连，COUT输出的端子55e与MOS晶体管M12的闸极相连。

在保护IC55中内置有过充电检测电路56、过放电检测电路57、充电过电流检测电路58、放电过电流检测电路59、短路检测电路60。过充电检测电路56根据端子55a、55c的电压检测锂离子电池52的过充电并将检测信号供给至发振器61、逻辑电路63。过放电检测电路57根据端子55a、55c的电压检测锂离子电池52的过放电并将检测信号供给至发振器61、逻辑电路65。

充电过电流检测电路58根据端子55f的电压对MOS晶体管M11、MOS晶体管M12中所流动的电流变为过大的过电流进行检测，并将检测信号供给至发振器61、逻辑电路63。放电过电路检测电路59根据端子55f的电压对MOS晶体管M11、MOS晶体管M12中所流动的电流变为过大的过电流进行检测，并将检测信号供给至发振器61、逻辑电路65。短路检测电路60根据端子55f的电压对外部端子53、54之间的短路进行检测，并将检测信号从延迟电路66供给至逻辑电路65。

保护IC55的端子(DS)55b与计数器电路62相连。计数器电路62为图1(或图5)的电路结构，来自发振器61的时钟、反转时钟被供给至图1的端子22、23。计数器电路62的输出即图1的端子24的输出被供给至逻辑电路63、65。

这里，充电时(MOS晶体管M11、M12为开状态)，如果过充电检测电路56或充电过电流检测电路58输出检测信号，则发振器61进行发振并输出时钟信号。在计数器电路62中对时钟信号计数了预定值的时点，将高电平输出供给至逻辑电路63。在逻辑电路63中，被供给了上述检测信号后，如果被供给了计数器电路62的高电平输出，则为了停止充电，将供给至MOS晶体管M12的闸极的控制信号设为低电平。由电平移动电路(level shift circuit)(也称“电平转换电路”)64进行了将该控制信号降低预定值的电平移动(即：电平过渡)后，从端子55e供给至MOS晶体管M12的闸极。据此，停止锂离子电池52的充电。这里，需要说明的是，进行该电平移动的目的是使外部端子54的电位低于端子55c的电位。

另外，放电时(MOS晶体管M11、M12为开状态)，如果过放电检测电路57或放电过电流检测电路59输出检测信号，则发振器61进行发振并输出时钟信号。在计数器电路62中对时钟信号计数了预定值的时点，将高电平输出供给至逻辑电路65。在逻辑电路65中，被供给了上述检测信号后，如果被供给了计数器电路62的高电平输出，则为了停止放电，将供给至MOS晶体管M11的闸极的控制信号设为低电平。该控制信号从端子55d被供给至MOS晶体管M11的闸极。

这里，需要说明的是，短路检测电路60的检测信号与计数器电路62的延迟相同地被延迟电路66延迟后再被供给至逻辑电路65，逻辑电路65为了停止放电将供给至MOS晶体管M11的闸极的控制信号设为低电平。该控制信号从端子55d被供给至MOS晶体管M11的闸极。据此，停止锂离子电子52的放电。

另外，在本实施方式中，并不进行如现有电路那样的对发振器61中的电容器的充电电流进行改变(增加/减小)、对发振频率进行调整(调高/调低)以调整延迟时间这样的操作。这样，在本实施方式中，因为即使改变延迟时间，发振器61的充电电流也不发生变化，所以，从锂离子电池52流入电阻R11的电流不发生变化。因此，不会降低过充电检测电路56、过放电检测电路57的检测电压即检测精度。

以上对本发明的具体实施例进行了说明，但是，本发明并不局限于上述具体实施例，只要不脱离权利要求书的范围，亦可采用其他变化形式代替，但那些变化形式仍属于本发明所涉及的范围。

符号说明

21-1～21-n：正反器；

31、36：模拟开关；

32、41：反向器；

33、37、38：或非电路；

34、39：模拟开关；

35：第1级闩锁电路；

40：第2级闩锁电路。

Claims (8)

1.一种计数器电路，其特征在于，具有级联连接的复数个正反器，第一级正反器被供给作为输入信号的来自发振器的时钟，第一级之后的各级正反器被供给作为输入信号的上一级的Q输出，

其中，

所述复数个正反器的全部或部分被供给模式信号，当所述模式信号表示通常延迟模式时，所述复数个正反器各自将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出，当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的各级正反器使被供给的所述输入信号原样通过并作为Q输出进行输出。

2.根据权利要求1所述的计数器电路，其特征在于，

当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的所述各级正反器之外的正反器将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出。

3.根据权利要求1所述的计数器电路，其特征在于，

当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的所述各级正反器对被供给的所述输入信号的上升边和下降边各自进行应答并每次对Q输出进行电平过渡。

4.根据权利要求1所述的计数器电路，其特征在于，

所述复数个正反器中的至少一个包含：

第1闩锁电路，其具有：读入D端子的输入数据的第1模拟开关；对所述第1模拟开关的输出进行反转的第1反转元件；对所述第1反转元件的输出进行反转的第2反转元件；以及由所述第1、第2反转元件形成环路的第2模拟开关，以及

第2闩锁电路，其具有：读入所述第1闩锁电路的输出数据的第3模拟开关；对所述第3模拟开关的输出进行反转的第3反转元件；对所述第3反转元件的输出进行反转的第4反转元件；以及由所述第3、第4反转元件形成环路的第4模拟开关，

其中，

当所述模式信号表示延迟缩短模式时，所述第2、第4反转元件固定输出预定电平。

5.一种控制电池的充放电的保护电路，其特征在于，包含：

检测电路，如果检测出针对所述电池的过充电、过放电、充电过电流、以及放电过电流中的至少一个，则生成检测信号；

时钟电路，对所述检测信号进行应答，生成时钟信号；

计数器电路，对所述时钟信号进行计数；以及

逻辑电路，根据所述计数电路的输出生成控制信号，

其中，

所述计数电路具有级联连接的复数个正反器，第一级正反器被供给作为输入信号的来自发振器的时钟，第一级之后的各级正反器被供给作为输入信号的上一级的Q输出，其中，所述复数个正反器的全部或部分被供给模式信号，当所述模式信号表示通常延迟模式时，所述复数个正反器各自将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出，当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的各级正反器使被供给的所述输入信号原样通过并作为Q输出进行输出。

6.根据权利要求5所述的保护电路，其特征在于，

当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的所述各级正反器之外的正反器将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出。

7.根据权利要求5所述的保护电路，其特征在于，

当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的所述各级正反器对被供给的所述输入信号的上升边和下降边各自进行应答并每次对Q输出进行电平过渡。

8.根据权利要求5所述的保护电路，其特征在于，

所述复数个正反器中的至少一个包含：

第1闩锁电路，其具有：读入D端子的输入数据的第1模拟开关；对所述第1模拟开关的输出进行反转的第1反转元件；对所述第1反转元件的输出进行反转的第2反转元件；以及由所述第1、第2反转元件形成环路的第2模拟开关，以及

第2闩锁电路，其具有：读入所述第1闩锁电路的输出数据的第3模拟开关；对所述第3模拟开关的输出进行反转的第3反转元件；对所述第3反转元件的输出进行反转的第4反转元件；以及由所述第3、第4反转元件形成环路的第4模拟开关，

其中，

当所述模式信号表示延迟缩短模式时，所述第2、第4反转元件固定输出预定电平。

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