CN112929009A - 一种rc张弛振荡器 - Google Patents

Abstract

本申请实施例提供了一种RC张弛振荡器，包括：电压产生电路、电容充放电电路、电压比较电路以及逻辑控制电路；其中，电压产生电路包括基准电压产生电路、判决电压产生电路以及电压建立信号产生电路；电容充放电电路包括第一充放电支路和第二充放电支路，第一充放电支路包括电容C1，第二充放电支路包括电容C2，电容C1和电容C2交替进行充电或放电；电压比较电路包括比较器CMP，比较器CMP用于将电压比较电路的各个比较对象与基准电压进行比较；逻辑控制电路包括分频电路和逻辑反馈电路。该RC张弛振荡器可以消除比较器CMP和信号传输等造成的延时对时钟信号的振荡频率的影响，并提高振荡频率的稳定性。

Description

一种RC张弛振荡器

技术领域

本申请实施例涉及电子电路技术领域，尤其涉及一种RC张弛振荡器。

背景技术

在集成电路中，一般采用振荡器产生时钟信号，以使电路系统有条不紊地运转下去；常见的振荡器包括RC张弛振荡器、石英晶体振荡器和锁相环频率合成器等。其中，RC张弛振荡器具有结构简单、易于集成、功耗较小以及成本较低的优点，因而获得了广泛的应用。

如图1所示，为现有技术中RC张弛振荡器的结构示意图，其工作原理为：电流源I1在电阻R的两端产生比较器CMP的基准电压Vref；电流源I2对电容C进行充电，使得电容C两端的充电电压Vc逐渐上升；当充电电压Vc高于基准电压Vref时，比较器CMP的输出电压Vo由低电平翻转为高电平，输出电压Vo经过两个反相器后，得到的时钟信号CLK也变为高电平，从而控制开关SW闭合，使得电容C快速放电，充电电压Vc迅速下降；当充电电压Vc下降至低于基准电压Vref时，比较器CMP的输出电压Vo由高电平翻转为低电平，使得时钟信号CLK也变为低电平，从而控制开关SW断开；至此为一个时钟周期T，接下来，电流源I2将再次对电容C进行充电，并循环上述过程。上述电流源I1与电流源I2的电流值之比为K:1，时钟信号CLK的周期T满足如下关系：

I1*R＝I2*T/C (公式1)

T＝(I1/I2)*R*C＝KRC (公式2)

由公式2可以得到，上述RC张弛振荡器的周期T由电阻R、电容C的大小以及电流源I1与电流源I2的电流值之比进行确定。然而，上述RC张弛振荡器存在有如下缺陷：由于比较器CMP以及信号传输存在延迟，所以当充电电压Vc上升或下降至基准电压Vref时，比较器CMP需要在一段延时之后才能输出相应的比较状态，导致上述RC张弛振荡器的振荡频率低于设计的理论值；比较器延时的大小与比较器CMP自身的性能以及正负端输入信号之间的电压差值有关。另外，当时钟信号CLK控制开关SW闭合，使得电容C进行放电时，由于放电电流的大小与电容C两端的充电电压Vc的大小成正相关，所以随着Vc的减小，放电电流也逐渐减小，当充电电压Vc小于基准电压Vref时，比较器CMP的输出电压Vo由高电平翻转为低电平，使得时钟信号CLK也变为低电平，从而控制开关SW断开，电流源I2再次对电容C进行充电。因此，如图2所示，电容C在上述充放电过程中，其两端的充电电压Vc难以被完全下拉至0V，而仅能达到最小值Vmin，Vmin的值与开关SW的尺寸、阈值电压等有关，并且会随着PVT(Process Voltage Temperature，工艺-电压-温度)的变化而变化，所以时钟信号CLK的周期T还可以表示为：

其中，Td1为比较器CMP带来的延时，并且也会随着PVT的变化而变化；Td2为信号传输带来的延时。通常Td1＞＞Td2，即比较器CMP带来的延时占总延时的绝大部分。

结合公式2和公式3发现，时钟信号CLK的周期T不但取决于电流源之间的比例系数K，电阻R以及电容C的大小，而且会受到比较器CMP的比较延时以及电容C的放电能力的影响，导致上述RC张弛振荡器的振荡频率低于设计的理论值，并且振荡频率的电压稳定性和温度稳定性较差。

发明内容

有鉴于此，本申请实施例提供了一种RC张弛振荡器，以消除比较器和信号传输等带来的延时对时钟信号的振荡频率的影响，并提供振荡频率的稳定性。

一种RC张弛振荡器，用于产生时钟信号，包括：电压产生电路、电容充放电电路、电压比较电路以及逻辑控制电路；

所述电压产生电路包括基准电压产生电路、判决电压产生电路以及电压建立信号产生电路；所述基准电压产生电路用于产生基准电压Vref，所述基准电压Vref用于提供给所述电压比较电路，作为所述电压比较电路的比较基准；所述判决电压产生电路用于产生判决电压VC0，所述判决电压VC0用于提供给所述电压比较电路，作为所述电压比较电路的比较对象，以及用于获取所述电压比较电路的延时；所述电压建立信号产生电路用于产生电压建立信号SETUP，所述电压建立信号SETUP用于指示所述电压比较电路在所述基准电压Vref和所述判决电压VC0建立完成后，输出比较结果；

所述电容充放电电路包括第一充放电支路和第二充放电支路，所述第一充放电支路包括电容C1，所述第二充放电支路包括电容C2；所述电容C1或所述电容C2两端的电压用于提供给所述电压比较电路，作为所述电压比较电路的比较对象；所述电容C1和所述电容C2交替进行充电或放电，并且所述电容C1或所述电容C2的充放电周期等于所述时钟信号的振荡周期；

所述电压比较电路包括比较器CMP，所述比较器CMP用于将所述判决电压VC0、所述电容C1两端的电压或所述电容C2两端的电压与所述基准电压Vref进行比较，并输出比较信号CMP_OUT；

所述逻辑控制电路包括分频电路和逻辑反馈电路；所述分频电路用于对所述比较信号CMP_OUT进行分频，并得到所述时钟信号；所述逻辑反馈电路用于根据所述时钟信号产生多个逻辑控制信号，所述多个逻辑控制信号用于反馈控制所述判决电压VC0的大小，切换所述电容C1或所述电容C2的充放电状态和所述电压比较电路的比较对象，以及根据所述判决电压VC0切换对所述电容C1或所述电容C2进行充电时的充电电流的大小。

本申请实施例提供的RC张弛振荡器可以利用逻辑控制信号实现对各个电路模块进行反馈控制，从而实现自适应调整判决电压VC0的大小，电容C1或电容C2的充放电状态和电压比较电路的比较对象，以及利用判决电压VC0来获取电压比较电路的延时，该延时包括比较器CMP和信号传输等造成的延时。由于电容C1或电容C2的充放电周期等于时钟信号的振荡周期，所以根据判决电压VC0切换对电容C1或电容C2进行充电时的充电电流的大小，可以自适应调整电容C1、电容C2的充放电周期，从而实现抵消电压比较电路的延时，消除该延时对时钟信号的振荡频率的影响。

可选地，所述基准电压产生电路还用于产生复位电压Vrst，所述复位电压Vrst低于所述基准电压Vref；所述复位电压Vrst用于提供给所述判决电压产生电路，对所述判决电压VC0进行钳位。

可选地，所述电压建立信号SETUP还用于提供给所述分频电路，对所述分频器进行复位。

可选地，所述基准电压产生电路进一步包括：电流源I1、电阻R1以及电阻R2；所述电阻R1的第一端连接至所述电流源I1，所述电阻R1的第二端连接至所述电阻R2的第一端，所述电阻R2的第二端连接至系统地；

所述电流源I1使得所述电阻R1的第一端的电位值等于所述基准电压Vref的值，并使得所述电阻R2的第一端的电位值等于所述复位电压Vrst的值。

可选地，所述基准电压产生电路进一步包括电容Cd；所述电容Cd的第一端连接至所述电阻R1的第一端，所述电容Cd的第二端连接至系统地或所述电容R2的第二端。

可选地，所述判决电压产生电路进一步包括：电流源I2、运算放大器OPA、电容C0、开关S1以及开关S2；

所述运算放大器OPA的正向输入端连接至所述电阻R2的第一端，所述运算放大器OPA的反向输入端连接至输出端；所述电容C0的第一端通过所述开关S1连接至所述运算放大器OPA的反向输入端和输出端，并通过所述开关S2连接至所述电流源I2，所述电容C0的第二端连接至系统地；

所述电容C0两端的电压为所述判决电压VC0；

所述开关S1的通断由逻辑控制信号S1X_N进行控制，所述开关S2的通断由逻辑控制信号S1X进行控制；其中，

可选地，所述电压建立信号产生电路包括：电流源I0、电容C_ST、开关S3、反相器INV1以及反相器INV2；

所述电容C_ST和所述开关S3的第一端均连接至所述电流源I0和所述反相器INV1的输入端，所述电容C_ST和所述开关S3的第二端均连接至系统地；所述反相器INV1的输出端连接至所述反相器INV2的输入端，所述反相器INV2的输出端输出所述电压建立信号SETUP；

所述开关S3的通断由掉电信号PD进行控制。

可选地，所述电容充放电电路包括：电流源I3、电流源I4、电流源I5、开关S4、开关S5、开关S6、开关S7、开关S8、开关S9、所述电容C1、所述电容C2、二输入与门AND1以及二输入与门AND2；

所述电容C1的第一端通过所述开关S4连接至所述电流源I4，通过所述开关S5连接至所述电流源I3，以及通过所述开关S6连接至系统地，所述电容C1的第二端连接至系统地；

所述电容C2的第一端通过所述开关S7连接至所述电流源I5，通过所述开关S8连接至所述电流源I3，以及通过所述开关S9连接至系统地，所述电容C2的第二端连接至系统地；

所述开关S4和所述开关S9的通断由逻辑控制信号S2X_N进行控制，所述开关S6和所述开关S7的通断由逻辑控制信号S2X进行控制，所述开关S5的通断由逻辑控制信号C1_CHG进行控制，所述开关S8的通断由逻辑控制信号C2_CHG进行控制；其中，

所述二输入与门AND1的输入端接入所述逻辑控制信号S1X和所述逻辑控制信号S2X_N，输出端输出所述逻辑控制信号C1_CHG；所述二输入与门AND2的输入端接入所述逻辑控制信号S1X和所述逻辑控制信号S2X，输出端输出所述逻辑控制信号C2_CHG。

可选地，所述电压比较电路包括：所述比较器CMP，二输入与门AND3，开关S10，开关S11，开关S12，开关S13，开关S14，开关S15，开关S16以及开关S17；

所述开关S10的第一端接入所述电容C1两端的电压VC1，所述开关S11和所述开关S15的第一端接入所述判决电压VC0，所述开关S10和所述开关S11的第二端均连接至所述开关S12的第一端，所述开关S13和所述开关S14的第一端均接入所述基准电压Vref，所述开关S12和所述开关S13的第二端均连接至所述比较器CMP的正向输入端，所述开关S16的第一端接入所述电容C2两端的电压VC2，所述开关S15和所述开关S16的第二端均连接至所述开关S17的第一端，所述开关S14和所述开关S17的第二端均连接至所述比较器CMP的负向输入端；所述二输入与门AND3的输入端接入所述比较器CMP的输出信号Vo和所述电压建立信号SETUP，输出端输出所述比较信号CMP_OUT；

所述开关S10和所述开关S16的通断由所述逻辑控制信号S1X_N进行控制，所述开关S11和所述开关S15的通断由所述逻辑控制信号S1X进行控制，所述开关S12和所述开关S14的通断由所述逻辑控制信号S2X_N进行控制，所述开关S13和所述开关S17的通断由所述逻辑控制信号S2X进行控制。

可选地，所述分频电路包括：反相器INV3、第一分频器以及第二分频器；

所述分频电路将所述比较信号CMP_OUT分为两路信号，一路信号经过所述反相器INV3后接入所述第一分频器的输入端，并从所述第一分频器的输出端输出信号CLK_A；另一路信号直接接入所述第二分频器的输入端，并从所述第二分频器的输出端输出信号CLK_B；

所述第一分频器或所述第二分频器采用上升沿触发的三分频电路；所述第一分频器和所述第二分频器分别设置有第一复位端和第二复位端，并且所述第一复位端和所述第二复位端接入所述电压建立信号SETUP作为复位信号。

可选地，所述逻辑反馈电路包括：异或门XOR1、反相器INV4、反相器INV5、反相器INV6、反相器INV7、反相器INV8、反相器INV9、第一S-R触发器以及第二S-R触发器；

所述异或门XOR1的输入端接入所述信号CLK_A和所述信号CLK_B，所述异或门XOR1的输出信号被分为两路信号，一路信号直接接入所述第一S-R触发器的第一输入端，另一路信号经过所述反相器INV4后接入所述第一S-R触发器的第二输入端，从所述第一S-R触发器的第一输出端输出的信号经过所述反相器INV5后得到所述逻辑控制信号S1X，从所述第一S-R触发器的第二输出端输出的信号经过所述反相器INV6后得到所述逻辑控制信号S1X_N；

所述信号CLK_B进一步被分为两路信号，一路信号直接接入所述第二S-R触发器的第一输入端，另一路信号经过所述反相器INV7后接入所述第二S-R触发器的第二输入端，从所述第二S-R触发器的第一输出端输出的信号经过所述反相器INV8后得到所述逻辑控制信号S2X，从所述第二S-R触发器的第二输出端输出的信号经过所述反相器INV9后得到所述逻辑控制信号S2X_N。

可选地，所述分频电路包括：反相器INV10、第三分频器以及第四分频器；

所述分频电路将所述比较信号CMP_OUT分为两路信号，一路信号直接接入所述第三分频器的输入端，并从所述第三分频器的输出端输出信号CLK_A；另一路信号经过所述反相器INV10后接入所述第四分频器的输入端，并从所述第四分频器的输出端输出信号CLK_B；

所述第三分频器或所述第四分频器采用下降沿触发的三分频电路；所述第三分频器和所述第四分频器分别设置有第三复位端和第四复位端，并且所述第三复位端和所述第四复位端接入所述电压建立信号SETUP作为复位信号。

可选地，所述逻辑反馈电路包括：异或门XOR2、反相器INV11、反相器INV12、反相器INV13、反相器INV14、反相器INV15、反相器INV16、第三S-R触发器以及第四S-R触发器；

所述异或门XOR2的输入端接入所述信号CLK_A和所述信号CLK_B，所述异或门XOR2的输出信号被分为两路信号，一路信号直接接入所述第三S-R触发器的第一输入端，另一路信号经过所述反相器INV11后接入所述第三S-R触发器的第二输入端，从所述第三S-R触发器的第一输出端输出的信号经过所述反相器INV12后得到所述逻辑控制信号S1X，从所述第三S-R触发器的第二输出端输出的信号经过所述反相器INV13后得到所述逻辑控制信号S1X_N；

所述信号CLK_B进一步被分为两路信号，一路信号直接接入所述第四S-R触发器的第一输入端，另一路信号经过所述反相器INV14后接入所述第四S-R触发器的第二输入端，从所述第四S-R触发器的第一输出端输出的信号经过所述反相器INV15后得到所述逻辑控制信号S2X，从所述第四S-R触发器的第二输出端输出的信号经过所述反相器INV16后得到所述逻辑控制信号S2X_N。

可选地，将所述信号CLK_A或所述信号CLK_B输出为所述时钟信号。

可选地，所述电流源I3、所述电流源I4和所述电流源I5提供的电流大小相等。

可选地，所述电流源I2、所述电流源I4和所述电流源I5提供的电流大小与所述电容C0、所述电容C1和所述电容C2的电容值大小满足关系：I2/C0＝I4/C1＝I5/C2。

可选地，所述电容C0、所述电容C1和所述电容C2的电容值的大小相等。

可选地，所述电流源I1、所述电流源I2、所述电流源I3、所述电流源I4和所述电流源I5提供的电流大小相等。

可选地，所述电压比较电路的延时与所述电阻R1的阻值、所述电阻R2的阻值、所述电容C1或所述电容C2的电容值满足关系：Td<(R2-R1)*C/2；

其中，C为所述电容C1或所述电容C2的电容值。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定。下面的描述涉及附图时，不同附图中的相同数字表示相同的要素。除非有特别申明，附图中的图不构成比例限制。

图1为现有技术中RC张弛振荡器的结构示意图；

图2为现有技术中RC张弛振荡器产生的信号波形示意图；

图3为本申请实施例提供的一种RC张弛振荡器的结构示意图；

图4为本申请实施例提供的一种电压产生电路的结构示意图；

图5为本申请实施例提供的一种电容充放电电路的结构示意图；

图6为本申请实施例提供的一种电压比较电路的结构示意图；

图7为本申请实施例提供的一种逻辑控制电路的结构示意图；

图8为本申请实施例提供的一种逻辑反馈电路中第一S-R触发器的结构示意图；

图9为本申请实施例提供的另一种RC张弛振荡器的结构示意图；

图10为本申请实施例提供的一种RC张弛振荡器中各电路模块产生的信号波形示意图；

图11为本申请实施例提供的另一种逻辑控制电路的结构示意图；

图12为本申请实施例提供的另一种电压产生电路的结构示意图；

图13为本申请实施例提供的又一种电压产生电路的结构示意图。

具体实施方式

下面将结合附图对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。

本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

另外，“第一”、“第二”等术语仅用于区别类似的对象，而不能理解为指示或暗示相对重要性，或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。

如图3所示，为本申请实施例提供的一种RC张弛振荡器。该RC张弛振荡器包括：电压产生电路10、电容充放电电路20、电压比较电路30以及逻辑控制电路40。

电压产生电路10包括基准电压产生电路101、判决电压产生电路102以及电压建立信号产生电路103；基准电压产生电路101可以产生基准电压Vref，该基准电压Vref可以提供给电压比较电路30，作为电压比较电路30的比较基准；判决电压产生电路102可以产生判决电压VC0，该判决电压VC0可以提供给电压比较电路30，作为电压比较电路30的比较对象，并且可用于获取电压比较电路30的延时(包括比较器和信号传输等造成的延时)；电压建立信号产生电路103可以产生电压建立信号SETUP，电压建立信号SETUP可以指示电压比较电路30在基准电压Vref和判决电压VC0建立完成后，输出比较结果。

电容充放电电路20包括第一充放电支路和第二充放电支路；其中，第一充放电支路包括电容C1，第二充放电支路包括电容C2；电容C1或电容C2两端的电压可以提供给电压比较电路30，作为电压比较电路30的比较对象；电容C1和电容C2可以交替进行充电或放电，并且电容C1或电容C2的充放电周期可以等于该RC张弛振荡器产生的时钟信号的振荡周期。

电压比较电路30包括比较器CMP，比较器CMP可以将判决电压VC0、电容C1两端的电压或电容C2两端的电压与基准电压Vref进行比较，并输出比较信号CMP_OUT。

逻辑控制电路40包括分频电路和逻辑反馈电路；其中，分频电路可以对比较信号CMP_OUT进行分频，并得到时钟信号；逻辑反馈电路可以根据得到的时钟信号产生多个逻辑控制信号，该多个逻辑控制信号可用于反馈控制判决电压VC0的大小，切换电容C1或电容C2的充放电状态和电压比较电路的比较对象，以及根据判决电压VC0切换对电容C1或电容C2进行充电时的充电电流的大小。

本申请实施例提供的RC张弛振荡器可以利用判决电压VC0获取电压比较电路的延时，该延时包括比较器CMP和信号传输等带来延时，并将判决电压VC0作为切换对电容C1或电容C2进行充电时的充电电流大小的判决标准，从而自适应调整电容C1或电容C2的充放电周期，又由于电容C1或电容C2的充放电周期等于时钟信号的振荡周期，所以利用判决电压VC0来调整电容C1和电容C2的充放电周期，可以消除电压比较电路的延时对振荡频率的影响，避免时钟信号的振荡频率低于设计的理论值。

如图4所示，为本申请实施例提供的一种电压产生电路的结构示意图。请参照图4，电压产生电路11包括基准电压产生电路111、判决电压产生电路112以及电压建立信号产生电路113。

基准电压产生电路111包括：电流源I1，电阻R1以及电阻R2；其中，电阻R1与电阻R2串联，电阻R1的第一端连接至电流源I1，电阻R1的第二端连接至电阻R2的第一端，电阻R2的第二端连接至系统地。电流源I1在电阻R1的第一端产生的电位值等于基准电压Vref的值，在电阻R2的第一端产生的电位值等于复位电压Vrst的值。因此，复位电压Vrst与基准电压Vref满足比例关系：Vrst＝R2/(R1+R2)*Vref。

判决电压产生电路112包括：运算放大器OPA，电容C0，电流源I2，开关S1以及开关S2；其中，运算放大器OPA的正向输入端连接至电阻R1的第二端，即接入复位电压Vrst，运算放大器OPA的反向输入端连接至其输出端，电容C0的第一端既通过开关S1连接至运算放大器OPA的反向输入端和输出端，又通过开关S2连接至电流源I2，电容C0的第二端连接至系统地；开关S1和开关S2的通断分别由逻辑控制信号S1X和

进行控制：当S1X＝1，即S1X_N＝0时，开关S1断开，开关S2闭合，电流源I2对电容C0进行充电，判决电压VC0逐渐升高；当S1X＝0，S1X_N＝1时，开关S1闭合，开关S2断开，运算放大器OPA将电容C0两端的电压(即判决电压VC0)钳位至复位电压Vrst。

电压建立信号产生电路113包括：电流源I0，电容C_ST，开关S3，反相器INV1以及反相器INV2；其中，电容C_ST和开关S3的第一端均连接至电流源I0和反相器INV1的输入端，电容C_ST和开关S3的第二端均连接至系统地，反相器INV1的输出端连接至反相器INV2的输入端，反相器INV2的输出端输出电压建立信号SETUP。开关S3的通断由掉电信号PD进行控制；掉电信号PD通过控制开关S3的通断，可以实现对电压产生电路11的工作状态进行控制：当PD＝0时，开关S3断开，电压产生电路11处于上电状态；当PD＝1时，开关S3闭合，电压产生电路11处于掉电状态。当掉电信号PD由1变为0时，电流源I0开始对电容C_ST进行充电，电容C_ST两端的电压V_ST逐渐升高，当电压V_ST达到反相器INV1和反相器INV2的翻转阈值时，电压建立信号SETUP由0变为1；当电压建立信号SETUP由0变为1时，基准电压Vref和判决电压VC0均建立完成。

电压建立信号产生电路113采用两个反相器(INV1和INV2)，可以使电压建立信号SETUP由低电平快速翻转至高电平，避免因电压建立信号SETUP的电压上升缓慢而造成较多的功耗。

具体的，可以根据基准电压Vref和判决电压VC0的建立时间、反相器INV1和反相器INV2的翻转阈值等，设置电容C_ST的电容值和电流源I0提供的电流大小，以实现当电压建立信号SETUP由0变为1时，基准电压Vref和判决电压VC0已经建立完成。

如图5所示，为本申请实施例提供的一种电容充放电电路的结构示意图。请参照图5，电容充放电电路21包括：电流源I3，电流源I4，电流源I5，电容C1，电容C2，二输入与门AND1，二输入与门AND2以及开关S4～S9；其中，电流源I3与电流源I4、电容C1、开关S4～S6构成第一充放电支路，电流源I3与电流源I5、电容C2、开关S7～S9构成第二充放电支路。

具体的，电容C1的第一端通过开关S4连接至电流源I4，通过开关S5连接至电流源I3，以及通过开关S6连接至系统地，电容C1的第二端连接至系统地，电容C2的第一端通过开关S7连接至电流源I5，通过开关S8连接至电流源I3，以及通过开关S9连接至系统地，电容C2的第二端连接至系统地；二输入与门AND1的两个输入端分别接入逻辑控制信号S1X和S2X_N，并从输出端输出逻辑控制信号C1_CHG；二输入与门AND2的两个输入端分别接入逻辑控制信号S1X和S2X，并从输出端输出逻辑控制信号C2_CHG，即C1_CHG＝S1X∩S2X_N，C2_CHG＝S1X∩S2X。

开关S4和开关S9的通断由逻辑控制信号S2X_N进行控制，当S2X_N＝1时，开关S4和开关S9闭合，当S2X_N＝0时，开关S4和开关S9断开；开关S6和开关S7的通断由逻辑控制信号S2X进行控制，当S2X＝1时，开关S6和开关S7闭合，当S2X＝0时，开关S6和开关S7断开；开关S5的通断由逻辑控制信号C1_CHG进行控制，当C1_CHG＝1时，开关S5闭合，当C1_CHG＝0时，开关S5断开；开关S8的通断由逻辑控制信号C2_CHG进行控制，当C2_CHG＝1时，开关S8闭合，当C2_CHG＝0时，开关S8断开。

由于逻辑控制信号C1_CHG和C2_CHG的逻辑值均由逻辑控制信号S1X和S2X共同决定，所以电容C1和电容C2的充放电状态以及充电电流的大小均取决于逻辑控制信号S1X和S2X，具体的控制关系如下表所示：

S1X	S2X	电容C1和电容C2的充放电状态
			1	1	电容C1放电，电流源I3和I5对电容C2进行充电
0	1	电容C1放电，电流源I5对电容C2进行充电
			1	0	电流源I3和I4对电容C1进行充电，电容C2放电
0	0	电流源I4对电容C1进行充电，电容C2放电

如图6所示，为本申请实施例提供的一种电压比较电路的结构示意图。请参照图6，电压比较电路31包括：比较器CMP，二输入与门AND3以及开关S10～S17。开关S10的第一端接入电容C1两端的电压VC1，开关S11的第一端接入判决电压VC0，开关S10和开关S11的第二端均连接至开关S12的第一端，开关S13和开关S14的第一端均接入基准电压Vref，开关S12和开关S13的第二端均连接至比较器CMP的正向输入端，开关S15的第一端接入判决电压VC0，开关S16的第一端接入电容C2两端的电压VC2，开关S15和开关S16的第二端均连接至开关S17的第一端，开关S14和开关S17的第二端均连接至比较器CMP的负向输入端；二输入与门AND3的输入端接入比较器CMP的输出信号Vo和电压建立信号SETUP，输出端输出比较信号CMP_OUT。

其中，开关S10和开关S16的通断由逻辑控制信号S1X_N进行控制，开关S11和开关S15的通断由逻辑控制信号S1X进行控制，开关S12和开关S14的通断由逻辑控制信号S2X_N进行控制，开关S13和开关S17的通断由逻辑控制信号S2X进行控制。逻辑控制信号S1X、S1X_N、S2X和S2X_N通过控制开关S10～S17通断，可以实现对电压比较电路31的比较对象以及各比较对象的接入位置进行切换；具体的，电压比较电路31的比较对象包括判决电压VC0、电容C1两端的电压VC1和电容C2两端的电压VC2，比较器CMP可以在逻辑控制信号S1X、S1X_N、S2X和S2X_N的控制下，将判决电压VC0、电容C1两端的电压VC1或电容C2两端的电压VC2与判决电压Vref进行比较，以及控制判决电压VC0、电容C1两端的电压VC1、电容C2两端的电压VC2和基准电压Vref分别接入比较器CMP的正向输入端或负向输入端。

由于二输入与门AND3的两个输入端分别接入比较器CMP的输出信号Vo和电压建立信号SETUP，从输出端输出比较信号CMP_OUT，并且电压建立信号SETUP是在基准电压Vref和判决电压VC0建立完成后，才能够从0变为1，因此，当基准电压Vref或判决电压VC0未进入稳定状态时，电压建立信号SETUP为0，电压比较电路31输出的比较信号CMP_OUT也只能为0，即此时比较信号CMP_OUT并不能反映比较器CMP的比较结果，而当基准电压Vref和判决电压VC0均已进入稳定状态时，电压建立信号SETUP为1，比较信号CMP_OUT等于比较器CMP的输出信号Vo，即此时比较信号CMP_OUT可以反映比较器CMP的比较结果，由此可以使得电压比较电路31具有稳定的比较基准和比较对象，以输出正确的比较结果，从而保证整个电路的正常运行。

如图7所示，为本申请实施例提供的一种逻辑控制电路的结构示意图。请参照图7，逻辑控制电路41包括分频电路42和逻辑反馈电路43。

其中，分频电路42包括：反相器INV3，第一分频器411和第二分频器412。分频电路42首先将图6所示的电压比较电路31输出的比较信号CMP_OUT分为两路信号，其中一路信号经过反相器INV3后接入第一分频器411的输入端，并从第一分频器411的输出端输出信号CLK_A，另一路信号直接接入第二分频器412的输入端，并从第二分频器412的输出端输出信号CLK_B。第一分频器411和第二分频器412均采用上升沿触发的三分频电路，并且分别设置有第一复位端和第二复位端，电压建立信号SETUP可以作为第一分频器411和第二分频器412的复位信号，接入第一复位端和第二复位端；当电压建立信号SETUP为低电平时，能够对第一分频器411和第二分频器412进行复位。

逻辑反馈电路43包括：异或门XOR1，第一S-R触发器413，第二S-R触发器414和反相器INV4～INV9。异或门XOR1的两个输入端分别接入信号CLK_A和信号CLK_B，从异或门XOR1的输出端输出的信号被分为两路信号，其中一路信号直接接入第一S-R触发器413的第一输入端，另一路信号经过反相器INV4后接入第一S-R触发器413的第二输入端，并且从第一S-R触发器413的第一输出端输出的信号经过反相器INV5后得到更新后的逻辑控制信号S1X，从第一S-R触发器413的第二输出端输出的信号经过反相器INV6后得到更新后的逻辑控制信号S1X_N。信号CLK_B又单独被分为两路信号，其中一路信号直接接入第二S-R触发器414的第一输入端，另一路信号经过反相器INV7后接入第二S-R触发器414的第二输入端，并且从第二S-R触发器414的第一输出端输出的信号经过反相器INV8后得到更新后的逻辑控制信号S2X，从第二S-R触发器414的第二输出端输出的信号经过反相器INV9后得到更新后的逻辑控制信号S2X_N。更新后的逻辑控制信号S1X、S1X_N、S2X、S2X_N可以根据新的状态控制开关S1～S2和开关S4～S17的通断。

如图8所示，为本申请实施例提供的一种逻辑反馈电路中第一S-R触发器的结构示意图。第一S-R触发器413由两个与非门构成，其输入输出具体满足如下表所示的逻辑关系：

图7所示的第二S-R触发器414与图8所示的第一S-R触发器413的结构相同，并且第二S-R触发器414的第一输入端、第二输入端、第一输出端和第二输出端对应的信号也满足上表所示的逻辑关系。

需要说明的是，第一S-R触发器413和第二S-R触发器414也可以采用或非门构成，以实现上表所示的输入输出信号满足的逻辑关系，本申请实施例对此不作限定。

如图9所示，为本申请实施例提供的一种RC张弛振荡器的结构示意图。请参照图9，该RC张弛振荡器包括电压产生电路50，电容充放电电路60，电压比较电路70以及逻辑控制电路80；其中，电压产生电路50与图4所示的电压产生电路11的结构相同，包括基准电压产生电路501，判决电压产生电路502以及电压建立信号产生电路503；电容充放电电路60与图5所示的电容充放电电路21的结构相同；电压比较电路70与图6所示的电压比较电路31的结构相同；逻辑控制电路80与图7所示的逻辑控制电路41的结构相同，DIV3 801和DIV3 802均为上升沿触发的三分频器；电流源I1～I5提供的电流大小相等，并且电容C0～C2的电容值相等，即可以设置电流I1＝I2＝I3＝I4＝I5＝I，电容C0＝C1＝C2＝C。

下面结合图10所示的信号波形示意图对本申请实施例提供的RC张弛振荡器的工作过程进行说明：

t1～t2时段：在t1时刻，掉电信号PD由1变为0，开关S3断开，电流源I0～I5开始供电；基准电压Vref和复位电压Vrst逐渐升高直至达到稳定值；由于电路上电后，逻辑控制电路80将逻辑控制信号S1X和S2X置0(即S1X和S2X的初始值为0，S1X_N和S2X_N的初始值为1)，所以开关S1闭合，开关S2断开，运算放大器OPA逐渐将判决电压VC0钳位至复位电压Vrst；电流源I0开始对电容C_ST进行充电，使得电容C_ST两端的电压V_ST逐渐升高，但仍未达到反相器INV1和反相器INV2的翻转阈值，因而电压建立信号SETUP仍然为0。

因为S1X＝S2X＝0，所以C1_CHG＝S1X∩S2X_N＝0，C2_CHG＝S1X∩S2X＝0，开关S4和开关S9闭合，开关S5～S8断开，仅电流源I4对电容C1进行充电，使得电容C1两端的电压VC1逐渐升高；电容C2处于放电状态；开关S10、开关S12、开关S14和开关S16闭合，开关S11、开关S13、开关S15和开关S17断开，使得比较器CMP的正向输入端接入电压VC1，负向输入端接入基准电压Vref。

由于电压建立信号SETUP为0，所以电压建立信号SETUP与比较器CMP的输出信号Vo接入二输入与门AND3后，从二输入与门AND3输出的比较信号CMP_OUT为0，避免电压比较电路70在基准电压Vref和判决电压VC0建立完成之前输出错误的比较结果；并且，分频器DIV3801和DIV3 802的复位端RST均接入电压建立信号SETUP，电压建立信号SETUP为低电平，使得两个分频器DIV3 801和DIV3 802均处于复位状态，所以信号CLK_A＝CLK_B＝0，从而使得分频器DIV3 801和DIV3 802具有确定的初始值，保证整个电路能够正常工作。

t2～t3时段：在t2时刻，电容C_ST两端的电压V_ST达到反相器INV1和反相器INV2的翻转阈值，使得电压建立信号SETUP由0变为1。

由于比较器CMP和信号传输等存在延时，所以在电压VC1逐渐升高至超过基准电压Vref的一段时间(Td)内，比较器CMP的输出信号Vo仍然为0；输出信号Vo和电压建立信号SETUP分别接入二输入与门AND3的两个输入端，使得从二输入与门AND3的输出端输出的比较信号CMP_OUT仍然为0。比较信号CMP_OUT接入逻辑控制电路80，可以得到信号CLK_A＝CLK_B＝0，以及逻辑控制信号S1X＝S2X＝0。

因此，运算放大器OPA仍然判决电压VC0钳位至复位电压Vrst；电容C2仍然处于放电状态。

t3～t4时段：在t3时刻，比较器CMP的输出信号Vo由0变为1，使得比较信号CMP_OUT也由0变为1；比较信号CMP_OUT接入逻辑控制电路80；因为DIV3 801和DIV3 802均为上升沿触发的三分频器，并且DIV3 801的输入端与反相器INV3连接，所以信号CLK_A仍然为0，信号CLK_B由0变为1，进而使得逻辑控制信号S1X和S2X均由0变为1。

由于S1X＝S2X＝1，所以开关S1、开关S4、开关S5和开关S9断开，开关S2、开关S6～S8闭合，电容C1开始放电，使得电容C1两端的电压VC1快速下降，电流源I3和电流源I5开始对电容C2进行充电，使得电容C2两端的电压值VC2逐渐上升；电流源I2开始对电容C0进行充电，使得判决电压VC0从与复位电压Vrst开始逐渐升高；开关S10、开关S12、开关S14和开关S16断开，开关S11、开关S13、开关S15和开关S17闭合，所以比较器CMP的正向输入端切换为接入基准电压Vref，负向输入端切换为接入判决电压VC0，由于在这一时段内，Vrst<VC0<Vref，所以比较器CMP的输出信号Vo仍然为1，并且可以得到比较信号CMP_OUT也仍然为1。

t4～t5时段：在t4时刻，判决电压VC0升高至基准电压Vref，但是由于比较器CMP和信号传输等存在延时，所以在判决电压VC0继续升高至超过基准电压Vref的一段时间(Td)内，比较器CMP的输出信号Vo仍然为1，使得比较信号CMP_OUT也仍然为1。

比较信号CMP_OUT接入逻辑控制电路80，可以得到信号CLK_A＝0，信号CLK_B＝1，以及逻辑控制信号S1X＝S2X＝1。因此，电容C1仍然处于放电状态，电流源I3和电流源I5继续对电容C2进行充电。

t5～t6时段：在t5时刻，比较器CMP的输出信号Vo由1变为0，使得比较信号CMP_OUT也由1变为0；比较信号CMP_OUT接入逻辑控制电路80；由于DIV3 801为上升沿触发，并且其输入端与反相器INV3连接，所以信号CLK_A由0变为1，信号CLK_B仍然为1，此时CLK_A⊕CLK_B＝0，可以得到逻辑控制信号S1X＝1→0，S2X＝1。

由于S1X＝0，S2X＝1，所以比较器CMP的正向输入端仍然接入基准电压Vref，负向输入端切换为接入电压VC2；电容C1仍然处于放电状态，并且变为仅电流源I5对电容C2进行充电，电容C2两端的电压VC2继续上升，但仍然低于基准电压Vref，由于比较器CMP和信号传输等存在延时，所以在这一时段内，比较器CMP的输出信号Vo仍然为0，进而使得比较信号CMP_OUT也仍然为0；运算放大器OPA对电容C0两端的电压VC0进行钳位，使得判决电压VC0逐渐下降。

t6～t7时段：在t6时刻，比较器CMP的输出信号Vo由0变为1，使得比较信号CMP_OUT也由0变为1；比较信号CMP_OUT接入逻辑控制电路80，可以得到信号CLK_A和信号CLK_B仍然为1，S1X仍然为0，S2X仍然为1。

由于S1X＝0，S2X＝1，所以比较器CMP的正向输入端仍然接入基准电压Vref，负向输入端仍然接入电压VC2。运算放大器OPA仍然对电容C0两端的电压VC0进行钳位，直至达到复位电压Vrst；电容C1仍然处于放电状态，电流源I5继续对电容C2进行充电，使得电容C2两端的电压VC2继续升高。

t7～t8时段：在t7时刻，电容C2两端的电压VC2升高至基准电压Vref。因为S1X＝0，S2X＝1，所以比较器CMP的正向输入端仍然接入基准电压Vref，负向输入端仍然接入电压VC2，但是由于比较器CMP和信号传输等存在延时，所以在电压VC2逐渐升高至超过基准电压Vref的一段时间(Td)内，比较器CMP的输出信号Vo仍然为1，因而比较信号CMP_OUT也仍然为1。

比较信号CMP_OUT接入逻辑控制电路80，可以得到信号CLK_A和信号CLK_B仍然为1，进而使得逻辑控制信号S1X仍然为0，S2X仍然为1。

由于S1X＝0，S2X＝1，所以判决电压VC0被钳位至复位电压Vrst，电容C1仍然处于放电状态。

t8～t9时段：在t8时刻，比较器CMP的输出信号Vo由1变为0，所以比较信号CMP_OUT也由1变为0；比较信号CMP_OUT接入逻辑控制电路80，可以得到信号CLK_A仍然为1，信号CLK_B由1变为0，进而使得逻辑控制信号S1X由0变为1，S2X由1变为0。

由于S1X＝1，S2X＝0，所以比较器CMP的正向输入端切换为接入判决电压VC0，负向输入端切换为接入基准电压Vref；电流源I2开始对电容C0进行充电，使得判决电压VC0从复位电压Vrst开始逐渐升高，但由于比较器CMP和信号传输等存在延时，所以在判决电压VC0升高至超过基准电压Vref的一段时间(Td)内，比较器CMP的输出信号Vo仍然为0，并使得比较信号CMP_OUT也仍然为0；电流源I3和I4开始对电容C1进行充电，电容C1两端的电压VC1逐渐升高；电容C2开始放电，使得电容C2两端的电压VC2快速下降。

t9～t10时段：在t9时刻，比较器CMP的输出信号Vo由0变为1，所以比较信号CMP_OUT也由0变为1；比较信号CMP_OUT接入逻辑控制电路80，可以得到信号CLK_A由1变为0，CLK_B仍然为0，进而使得逻辑控制信号S1X由1变为0，S2X仍然为0。

由于S1X＝S2X＝0，所以仅电流源I4对电容C1进行充电，电容C2仍然处于放电状态；运算放大器OPA对电容C0两端的电压VC0进行钳位，使得判决电压VC0逐渐下降，比较器CMP的正向输入端切换为接入电压VC1，负向输入端仍然接入基准电压Vref；在这一时段内，尽管电压VC1低于基准电压Vref，但是由于比较器CMP和信号传输等存在延时，所以比较器CMP的输出信号Vo仍然为1，电压比较电路70产生的比较信号CMP_OUT也仍然为1。

t10～t11时段：在t10时刻，比较器CMP的输出信号Vo由1变为0，使得比较信号CMP_OUT也由1变为0；比较信号CMP_OUT接入逻辑控制电路80，可以得到信号CLK_A＝CLK_B＝0，以及逻辑控制信号S1X＝S2X＝0。

由于S1X＝S2X＝0，所以比较器CMP的正向输入端仍然接入电压VC1，负向输入端仍然接入基准电压Vref；电流源I4继续对电容C1进行充电，但是由于比较器CMP和信号传输等存在延时，所以在电压VC1继续升高并超过基准电压Vref的一段时间(Td)内，比较器CMP的输出信号Vo仍然为0，所以比较信号CMP_OUT也仍然为0；电容C2仍然处于放电状态；电容C0两端的电压VC0仍然被运算放大器OPA钳位，直至达到复位电压Vrst。

t11～t12时段：在t11时刻，比较器CMP的输出信号Vo由0变为1，使得比较信号CMP_OUT也由0变为1；比较信号CMP_OUT接入逻辑控制电路80，可以得到信号CLK_A仍然为0，信号CLK_B由0变为1，以及逻辑控制信号S1X和S2X均由0变为1。

由于S1X＝S2X＝1，所以电流源I2开始对电容C0进行充电，使得判决电压VC0逐渐升高；电容C1开始放电，使得电容C1两端的电压VC1迅速下降；电流源I3和I5开始对电容C2进行充电，使得电容C2两端的电压VC2逐渐升高。

上述t3～t11时段为本申请实施例提供的RC张弛振荡器产生的时钟信号(信号CLK_A或信号CLK_B)的一个周期，从t11时刻开始，该RC张弛振荡器中的各个电路模块将重复执行上述t3～t11时段内的工作过程。具体的，上述开关S1～S17可以采用MOS管等器件实现相应的功能。

另外，上述t3～t11时段为电容C1或电容C2的一个充放电周期，即电容C1或电容C2的充放电周期等于时钟信号CLK_A或CLK_B的振荡周期，在这一时段内，电容C1和电容C2交替进行充电或放电，例如在t3～t8时段内，电容C1处于放电状态，而电容C2处于充电状态；在t8～t11时段内，电容C1处于充电状态，而电容C2处于放电状态。

如图10所示的信号波形示意图，判决电压VC0的最大值与基准电压Vref之间的差值为过充电压值ΔV，t3～t5时段对应的时间为T1，t5～t8时段对应的时间为T2，t4～t5时段和t7～t8时段对应的为比较器CMP和信号传输等造成的延时Td。因此，根据判决电压VC0和电压VC2的波形示意图，上述电流值、电容值、电压值和时间值满足如下关系：

(I*T1)/C＝(Vref-Vrst)+ΔV＝(I*(R1+R2)-I*R2)+ΔV＝I*R1+(I*Td)/C (公式4)

(2I*T1+I*T2)/C＝Vref+(I*Td)/C＝I*(R1+R2)+(I*Td)/C (公式5)

由上述公式4和公式5可以得到：

T1＝R1*C+Td (公式6)

T2＝C*R2-C*R1-Td (公式7)

将公式6与公式7相加，可以得到：

T1+T2＝C*R2 (公式8)

同理，根据判决电压VC0和电压VC1的波形示意图，可以得到T3＝T1+T2，因而本申请实施例提供的RC张弛振荡器的振荡周期T可以表示为：

T＝2*(T1+T2)＝2C*R2 (公式9)

由公式9可以得到，该RC张弛振荡器的振荡周期T仅与电阻R2的阻值以及电容值C有关，不仅不会受到由比较器CMP和信号传输等带来的延时的影响，而且与供电电压(流)无关，所以当电阻R2选用温度稳定性较高的电阻类型时，可以保证该RC张弛振荡器的振荡频率具有较高的电压稳定性和温度稳定性，并且通过调节电阻值R2和电容值C，可以方便地调节振荡频率的大小。另外，本实施例中的RC张弛振荡器采用了两支对称的充放电支路，可以确保时钟信号的占空比为50％，并且每支充放电支路中的电容都可以进行充分放电，因此电容C1和电容C2两端的电压均可被下拉至0V，从而使得时钟信号的周期仅与电阻值R2和电容值C有关。

为了保证本实施例中的RC张弛振荡器能够正常工作，最好设置电阻R1和电阻R2的阻值、电容值C以及比较器CMP和信号传输等带来的延时Td满足如下关系：

Td<(R2-R1)*C/2 (公式10)

由此，可以使得电压VC2在t5时刻、电压VC1在t9时刻以及电压VC1和电压VC2在后续周期内的相应时刻小于基准电压Vref，从而进一步保证本实施例中的RC张弛振荡器能够正常工作。

需要说明的是，该RC张弛振荡器中，各电流源提供的电流大小以及各电容的电容值还可以调整为其他比例，从而获得具有相应振荡周期的时钟信号；例如，可以将电流源I1～I3和电流源I5的电流值分别设为：I1＝x₁I，I2＝x₂I，I3＝x₃I，I5＝x₅I，电容C0～C2的电容分别设为：C0＝y₁C，C1＝y₂C，C2＝y₃C，则可以得到：

由公式11和公式12可以得到：

将公式13与公式14相加，可以得到：

由公式15可以知道，为了消除比较器CMP和信号传输等造成的延时Td，最好满足：x₃＝x₅，即I3＝I5。

同理，在另一个半周期内，为了消除比较器CMP的延时Td，最好满足：x₄＝x₅，即I4＝I5。

因此，在时钟信号的一个周期内，为了消除比较器CMP和信号传输等造成的延时Td，最好满足：I3＝I4＝I5。

同时，为了使得在判决电压VC0、电压VC1、电压VC2与基准电压Vref进行比较的时候，比较器CMP和信号传输等造成的延时相等，以避免因延时存在差异而引入额外的误差导致存在的延时无法完全消除，最好使得电流源I2、电流源I3和电流源I5提供的电流大小与电容C0、电容C1和电容C2的电容值大小满足关系：I2/C0＝I4/C1＝I5/C2，即电容C0、电容C1和电容C2上的电压斜率相等；又因为电流源I4与电流源I5提供的电流大小相等，所以电容C1的电容值也等于电容C2的电容值。

相应的，为了使得电压VC2在t5时刻、电压VC1在t9时刻以及电压VC1和电压VC2在后续周期内的相应时刻小于基准电压Vref，以进一步保证该RC张弛振荡器能够正常工作，最好设置电阻R1和电阻R2的阻值、电容值C以及比较器CMP和信号传输等的延时Td满足如下关系：

以及

其中，x3＝x4＝x5，y2＝y3。

本申请实施例提供的RC张弛振荡器可以利用判决电压VC0感知电压比较电路的延时，并根据判决电压VC0来切换对电容C1、电容C2进行充电时的充电电流的大小，以自适应调整电容C1、电容C2的充放电周期，从而消除延时对时钟信号的振荡频率的影响。例如，在上述t3～t8时段内，利用判决电压VC0切换对电容C2进行充电时的充电电流的大小，具体的，在t3～t5时段内，通过增加对电容C2进行充电时的充电电流的大小(使电流源I3和I5同时进行充电)，加速了电压VC2升高的速度，缩短了电压VC2升高至基准电压Vref的时间，而后在t5～t8时段内，切换为仅电流源I5对电容C2进行充电，从而抵消了比较器CMP和信号传输等造成的延时Td；在t8～t11时段内，同样根据判决电压VC0切换对电容C1进行充电时的充电电流的大小，具体的，在t8～t9时段内，使电流源I3和电流源I4同时对电容C1进行充电，而后在t9～t11时段内，切换为仅电流源I4对电容C1进行充电，也抵消了比较器CMP和信号传输等造成的延时Td。

另外，上述逻辑控制电路80中的分频器不限于采用上升沿触发的分频器，也可以采用下降沿触发的分频器，例如，可以采用图11所示的逻辑控制电路。

请参照图11，逻辑控制电路90包括分频电路91和逻辑反馈电路92。具体的，分频电路91包括：反相器INV10，第三分频器901和第四分频器902，其中第三分频器901和第四分频器902均采用下降沿触发的三分频电路，分别设置有第三复位端和第四复位端，并且第三复位端和第四复位端均接入电压建立信号SETUP。分频电路91首先将比较信号CMP_OUT分为两路信号，其中一路信号直接接入第三分频器901，并从第三分频器901的输出端输出信号CLK_A，另一路信号经过反相器INV10后接入第四分频器902，并从第四分频器902的输出端输出信号CLK_B，当电压建立信号SETUP为低电平时，能够对第三分频器901和第四分频器902进行复位。

逻辑反馈电路92包括：异或门XOR2，第三S-R触发器903、第四S-R触发器904和反相器INV11～INV16；异或门XOR2的两个输入端分别接入信号CLK_A和信号CLK_B，从异或门XOR2的输出端输出的信号被分为两路信号，其中一路信号直接接入第三S-R触发器903的第一输入端，另一路信号经过反相器INV11后接入第三S-R触发器903的第二输入端，从S-R触发器903的第一输出端输出的信号经过反相器INV12后得到逻辑控制信号S1X，从S-R触发器903的第二输出端输出的信号经过反相器INV13后得到逻辑控制信号S1X_N；信号CLK_B又单独被分为两路信号，其中一路信号直接接入第四S-R触发器904的第一输入端，另一路信号经过反相器INV14后接入第四S-R触发器904的第二输入端，并且从第四S-R触发器904的第一输出端输出的信号经过反相器INV15后得到逻辑控制信号S1X，从第四S-R触发器904的第二输出端输出的信号经过反相器INV16后得到逻辑控制信号S2X_N。

作为一种可能的实施方式，在电阻R1的第一端与系统地之间增设电容Cd。

如图12所示，为本申请实施例提供的另一种电压产生电路的结构示意图。相比于图4所示的电压产生电路11，增设了电容Cd，电容Cd的第一端连接至电阻R1的第一端，第二端连接至系统地。或者，如图13所示，电容Cd的第一端连接至电阻R1的第一端，第二端连接至电阻R2的第二端。

电容Cd可以滤除基准电压Vref上纹波，防止因基准电压Vref存在交流分量，即电压比较电路的比较基准不稳定，而导致该RC张弛振荡器产生的时钟信号的振荡频率不稳定。

应理解，本申请实施例中的具体实施方式仅是为了帮助本领域技术人员更好地理解本申请实施例，而非限制本申请实施例的范围，本领域技术人员可以在上述实施例的基础上进行各种改进和变形，而这些改进或者变形均落入本申请的保护范围。

Claims (19)

1.一种RC张弛振荡器，用于产生时钟信号，其特征在于，包括：电压产生电路、电容充放电电路、电压比较电路以及逻辑控制电路；

所述电压产生电路包括基准电压产生电路、判决电压产生电路以及电压建立信号产生电路；所述基准电压产生电路用于产生基准电压Vref，所述基准电压Vref用于提供给所述电压比较电路，作为所述电压比较电路的比较基准；所述判决电压产生电路用于产生判决电压VC0，所述判决电压VC0用于提供给所述电压比较电路，作为所述电压比较电路的比较对象，以及用于获取所述电压比较电路的延时；所述电压建立信号产生电路用于产生电压建立信号SETUP，所述电压建立信号SETUP用于指示所述电压比较电路在所述基准电压Vref和所述判决电压VC0建立完成后，输出比较结果；

所述电容充放电电路包括第一充放电支路和第二充放电支路，所述第一充放电支路包括电容C1，所述第二充放电支路包括电容C2；所述电容C1或所述电容C2两端的电压用于提供给所述电压比较电路，作为所述电压比较电路的比较对象；所述电容C1和所述电容C2交替进行充电或放电，并且所述电容C1或所述电容C2的充放电周期等于所述时钟信号的振荡周期；

所述电压比较电路包括比较器CMP，所述比较器CMP用于将所述判决电压VC0、所述电容C1两端的电压或所述电容C2两端的电压与所述基准电压Vref进行比较，并输出比较信号CMP_OUT；

所述逻辑控制电路包括分频电路和逻辑反馈电路；所述分频电路用于对所述比较信号CMP_OUT进行分频，并得到所述时钟信号；所述逻辑反馈电路用于根据所述时钟信号产生多个逻辑控制信号，所述多个逻辑控制信号用于反馈控制所述判决电压VC0的大小，切换所述电容C1或所述电容C2的充放电状态和所述电压比较电路的比较对象，以及根据所述判决电压VC0切换对所述电容C1或所述电容C2进行充电时的充电电流的大小。

2.根据权利要求1所述的RC张弛振荡器，其特征在于，所述基准电压产生电路还用于产生复位电压Vrst，所述复位电压Vrst低于所述基准电压Vref；所述复位电压Vrst用于提供给所述判决电压产生电路，对所述判决电压VC0进行钳位。

3.根据权利要求1所述的RC张弛振荡器，其特征在于，所述电压建立信号SETUP还用于提供给所述分频电路，对所述分频器进行复位。

4.根据权利要求1所述的RC张弛振荡器，其特征在于，所述基准电压产生电路进一步包括：电流源I1、电阻R1以及电阻R2；所述电阻R1的第一端连接至所述电流源I1，所述电阻R1的第二端连接至所述电阻R2的第一端，所述电阻R2的第二端连接至系统地；

所述电流源I1使得所述电阻R1的第一端的电位值等于所述基准电压Vref的值，并使得所述电阻R2的第一端的电位值等于所述复位电压Vrst的值。

5.根据权利要求4所述的RC张弛振荡器，其特征在于，所述基准电压产生电路进一步包括电容Cd；所述电容Cd的第一端连接至所述电阻R1的第一端，所述电容Cd的第二端连接至系统地或所述电容R2的第二端。

6.根据权利要求4或5所述的RC张弛振荡器，其特征在于，所述判决电压产生电路进一步包括：电流源I2、运算放大器OPA、电容C0、开关S1以及开关S2；

所述运算放大器OPA的正向输入端连接至所述电阻R2的第一端，所述运算放大器OPA的反向输入端连接至输出端；所述电容C0的第一端通过所述开关S1连接至所述运算放大器OPA的反向输入端和输出端，并通过所述开关S2连接至所述电流源I2，所述电容C0的第二端连接至系统地；

所述电容C0两端的电压为所述判决电压VC0；

所述开关S1的通断由逻辑控制信号S1X_N进行控制，所述开关S2的通断由逻辑控制信号S1X进行控制；其中，

7.根据权利要求6所述的RC张弛振荡器，其特征在于，所述电压建立信号产生电路包括：电流源I0、电容C_ST、开关S3、反相器INV1以及反相器INV2；

所述电容C_ST和所述开关S3的第一端均连接至所述电流源I0和所述反相器INV1的输入端，所述电容C_ST和所述开关S3的第二端均连接至系统地；所述反相器INV1的输出端连接至所述反相器INV2的输入端，所述反相器INV2的输出端输出所述电压建立信号SETUP；

所述开关S3的通断由掉电信号PD进行控制。

8.根据权利要求7所述的RC张弛振荡器，其特征在于，所述电容充放电电路包括：电流源I3、电流源I4、电流源I5、开关S4、开关S5、开关S6、开关S7、开关S8、开关S9、所述电容C1、所述电容C2、二输入与门AND1以及二输入与门AND2；

所述电容C1的第一端通过所述开关S4连接至所述电流源I4，通过所述开关S5连接至所述电流源I3，以及通过所述开关S6连接至系统地，所述电容C1的第二端连接至系统地；

所述电容C2的第一端通过所述开关S7连接至所述电流源I5，通过所述开关S8连接至所述电流源I3，以及通过所述开关S9连接至系统地，所述电容C2的第二端连接至系统地；

所述开关S4和所述开关S9的通断由逻辑控制信号S2X_N进行控制，所述开关S6和所述开关S7的通断由逻辑控制信号S2X进行控制，所述开关S5的通断由逻辑控制信号C1_CHG进行控制，所述开关S8的通断由逻辑控制信号C2_CHG进行控制；其中，

所述二输入与门AND1的输入端接入所述逻辑控制信号S1X和所述逻辑控制信号S2X_N，输出端输出所述逻辑控制信号C1_CHG；所述二输入与门AND2的输入端接入所述逻辑控制信号S1X和所述逻辑控制信号S2X，输出端输出所述逻辑控制信号C2_CHG。

9.根据权利要求8所述的RC张弛振荡器，其特征在于，所述电压比较电路包括：所述比较器CMP，二输入与门AND3，开关S10，开关S11，开关S12，开关S13，开关S14，开关S15，开关S16以及开关S17；

所述开关S10的第一端接入所述电容C1两端的电压VC1，所述开关S11和所述开关S15的第一端接入所述判决电压VC0，所述开关S10和所述开关S11的第二端均连接至所述开关S12的第一端，所述开关S13和所述开关S14的第一端均接入所述基准电压Vref，所述开关S12和所述开关S13的第二端均连接至所述比较器CMP的正向输入端，所述开关S16的第一端接入所述电容C2两端的电压VC2，所述开关S15和所述开关S16的第二端均连接至所述开关S17的第一端，所述开关S14和所述开关S17的第二端均连接至所述比较器CMP的负向输入端；所述二输入与门AND3的输入端接入所述比较器CMP的输出信号Vo和所述电压建立信号SETUP，输出端输出所述比较信号CMP_OUT；

所述开关S10和所述开关S16的通断由所述逻辑控制信号S1X_N进行控制，所述开关S11和所述开关S15的通断由所述逻辑控制信号S1X进行控制，所述开关S12和所述开关S14的通断由所述逻辑控制信号S2X_N进行控制，所述开关S13和所述开关S17的通断由所述逻辑控制信号S2X进行控制。

10.根据权利要求9所述的RC张弛振荡器，其特征在于，所述分频电路包括：反相器INV3、第一分频器以及第二分频器；

所述分频电路将所述比较信号CMP_OUT分为两路信号，一路信号经过所述反相器INV3后接入所述第一分频器的输入端，并从所述第一分频器的输出端输出信号CLK_A；另一路信号直接接入所述第二分频器的输入端，并从所述第二分频器的输出端输出信号CLK_B；

所述第一分频器或所述第二分频器采用上升沿触发的三分频电路；所述第一分频器和所述第二分频器分别设置有第一复位端和第二复位端，并且所述第一复位端和所述第二复位端接入所述电压建立信号SETUP作为复位信号。

11.根据权利要求10所述的RC张弛振荡器，其特征在于，所述逻辑反馈电路包括：异或门XOR1、反相器INV4、反相器INV5、反相器INV6、反相器INV7、反相器INV8、反相器INV9、第一S-R触发器以及第二S-R触发器；

所述异或门XOR1的输入端接入所述信号CLK_A和所述信号CLK_B，所述异或门XOR1的输出信号被分为两路信号，一路信号直接接入所述第一S-R触发器的第一输入端，另一路信号经过所述反相器INV4后接入所述第一S-R触发器的第二输入端，从所述第一S-R触发器的第一输出端输出的信号经过所述反相器INV5后得到所述逻辑控制信号S1X，从所述第一S-R触发器的第二输出端输出的信号经过所述反相器INV6后得到所述逻辑控制信号S1X_N；

所述信号CLK_B进一步被分为两路信号，一路信号直接接入所述第二S-R触发器的第一输入端，另一路信号经过所述反相器INV7后接入所述第二S-R触发器的第二输入端，从所述第二S-R触发器的第一输出端输出的信号经过所述反相器INV8后得到所述逻辑控制信号S2X，从所述第二S-R触发器的第二输出端输出的信号经过所述反相器INV9后得到所述逻辑控制信号S2X_N。

12.根据权利要求9所述的RC张弛振荡器，其特征在于，所述分频电路包括：反相器INV10、第三分频器以及第四分频器；

所述分频电路将所述比较信号CMP_OUT分为两路信号，一路信号直接接入所述第三分频器的输入端，并从所述第三分频器的输出端输出信号CLK_A；另一路信号经过所述反相器INV10后接入所述第四分频器的输入端，并从所述第四分频器的输出端输出信号CLK_B；

所述第三分频器或所述第四分频器采用下降沿触发的三分频电路；所述第三分频器和所述第四分频器分别设置有第三复位端和第四复位端，并且所述第三复位端和所述第四复位端接入所述电压建立信号SETUP作为复位信号。

13.根据权利要求12所述的RC张弛振荡器，其特征在于，所述逻辑反馈电路包括：异或门XOR2、反相器INV11、反相器INV12、反相器INV13、反相器INV14、反相器INV15、反相器INV16、第三S-R触发器以及第四S-R触发器；

所述异或门XOR2的输入端接入所述信号CLK_A和所述信号CLK_B，所述异或门XOR2的输出信号被分为两路信号，一路信号直接接入所述第三S-R触发器的第一输入端，另一路信号经过所述反相器INV11后接入所述第三S-R触发器的第二输入端，从所述第三S-R触发器的第一输出端输出的信号经过所述反相器INV12后得到所述逻辑控制信号S1X，从所述第三S-R触发器的第二输出端输出的信号经过所述反相器INV13后得到所述逻辑控制信号S1X_N；

所述信号CLK_B进一步被分为两路信号，一路信号直接接入所述第四S-R触发器的第一输入端，另一路信号经过所述反相器INV14后接入所述第四S-R触发器的第二输入端，从所述第四S-R触发器的第一输出端输出的信号经过所述反相器INV15后得到所述逻辑控制信号S2X，从所述第四S-R触发器的第二输出端输出的信号经过所述反相器INV16后得到所述逻辑控制信号S2X_N。

14.根据权利要求10-13任一项所述的RC张弛振荡器，其特征在于，将所述信号CLK_A或所述信号CLK_B输出为所述时钟信号。

15.根据权利要求8所述的RC张弛振荡器，其特征在于，所述电流源I3、所述电流源I4和所述电流源I5提供的电流大小相等。

16.根据权利要求8或15所述的RC张弛振荡器，其特征在于，所述电流源I2、所述电流源I4和所述电流源I5提供的电流大小与所述电容C0、所述电容C1和所述电容C2的电容值大小满足关系：I2/C0＝I4/C1＝I5/C2。

17.根据权利要求16所述的RC张弛振荡器，其特征在于，所述电容C0、所述电容C1和所述电容C2的电容值的大小相等。

18.根据权利要求17所述的RC张弛振荡器，其特征在于，所述电流源I1、所述电流源I2、所述电流源I3、所述电流源I4和所述电流源I5提供的电流大小相等。

19.根据权利要求18所述的RC张弛振荡器，其特征在于，所述电压比较电路的延时与所述电阻R1的阻值、所述电阻R2的阻值、所述电容C1或所述电容C2的电容值满足关系：Td<(R2-R1)*C/2；

其中，C为所述电容C1或所述电容C2的电容值。

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