JPS59210729A - 分周器 - Google Patents
分周器Info
- Publication number
- JPS59210729A JPS59210729A JP8372484A JP8372484A JPS59210729A JP S59210729 A JPS59210729 A JP S59210729A JP 8372484 A JP8372484 A JP 8372484A JP 8372484 A JP8372484 A JP 8372484A JP S59210729 A JPS59210729 A JP S59210729A
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- JP
- Japan
- Prior art keywords
- flip
- frequency divider
- flop
- frequency
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
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- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は分周器、特にディジタル回路で構成され、高速
動作する２モジュラス分局器に係る。
動作する２モジュラス分局器に係る。
最近、テジビジョン受像機、ＦＭ受像機あるいは自動車
電話器等に使用される高周波回路のディジタル回路化が
行なわれており、その中でＶＨＦ。
電話器等に使用される高周波回路のディジタル回路化が
行なわれており、その中でＶＨＦ。
ＵＨＦ帯で動作する周波数シンセサイザの開発が進めら
れている。これらの回路を構成するもののうち重要なも
のの一つに周波数を逓降する分局器がある。
れている。これらの回路を構成するもののうち重要なも
のの一つに周波数を逓降する分局器がある。
ディジタル分局器の開発において重要なことはその用途
から分局数が可変できること、即ちプログラマプルであ
ること、高速動作をすること、および、製造上の歩留り
が良く、安価に構成できることである。
から分局数が可変できること、即ちプログラマプルであ
ること、高速動作をすること、および、製造上の歩留り
が良く、安価に構成できることである。
ディジタル分周器は多くのフリップフロップ回路を使用
した一種のパルスカウンタで構成されるが、ＩＧＨｚ帯
で動作するフリップフロップ回路で構成することは回路
構成素子の精選、設計製造上まだ多くの問題がある。
した一種のパルスカウンタで構成されるが、ＩＧＨｚ帯
で動作するフリップフロップ回路で構成することは回路
構成素子の精選、設計製造上まだ多くの問題がある。
従来、高速動作を行ない、かつプログラマブルである分
周器としては高速部と低速部とに分けて構成するいわゆ
るパルススワロ方式があり、高速部にはパルススワロ方
式用に開発された２モジュラス分周器が使用される。こ
の２モジュラス分周器は、外部制御信号によって分局数
（モード）が２段に切換えられるもので、低速で動作す
る他のプログラマブル（分局数が任意に変えられる。）
分周器と組合せて使用される。
周器としては高速部と低速部とに分けて構成するいわゆ
るパルススワロ方式があり、高速部にはパルススワロ方
式用に開発された２モジュラス分周器が使用される。こ
の２モジュラス分周器は、外部制御信号によって分局数
（モード）が２段に切換えられるもので、低速で動作す
る他のプログラマブル（分局数が任意に変えられる。）
分周器と組合せて使用される。
このパルススワロ方式による分局器は原理上置も動作速
度が速い部類に属する可変分周器であるが、現在、実用
上では６５０ Ｍ Ｈｚ程度が限度である。しかし、自
動車電話やＵＨＦテレビジョン受像機に使用する場合、
約Ｉ Ｇ Ｈｚ以上で動作する分局器が必要となり、従
来の分周器ではこの要求を満されず、ｉ Ｇ Ｈｚ以上
高速動作するディジタル分周器の実現が望まれている。
度が速い部類に属する可変分周器であるが、現在、実用
上では６５０ Ｍ Ｈｚ程度が限度である。しかし、自
動車電話やＵＨＦテレビジョン受像機に使用する場合、
約Ｉ Ｇ Ｈｚ以上で動作する分局器が必要となり、従
来の分周器ではこの要求を満されず、ｉ Ｇ Ｈｚ以上
高速動作するディジタル分周器の実現が望まれている。
従って、本発明の目的は従来知られている２モジュラス
分周器を改良し、高速動作するディジタル分周器を実現
することである。更に具体的に言えばディジタル分周器
の動作速度が、ディジタル分局器を構成するフリップフ
ロップ回路一段の遅延時間のみでほぼ決定される速度を
もつディジタル分局器を実現することである。
分周器を改良し、高速動作するディジタル分周器を実現
することである。更に具体的に言えばディジタル分周器
の動作速度が、ディジタル分局器を構成するフリップフ
ロップ回路一段の遅延時間のみでほぼ決定される速度を
もつディジタル分局器を実現することである。
本発明は上記目的を達成するため、２モジュラス分周器
を次の如く構成したことを特徴とする。
を次の如く構成したことを特徴とする。
即ち、フリップフロップ回路で構成されるリングカウン
タと上記分局器の出方をクロックとするシフトレジスタ
で構成される２モジュラスプリスヶラ−（Ｍｏｄｕｌｕ
ｓ Ｐｒｏｓｃａｌｅｒ）において、上記リングカウン
タおよびシフトレジスタの出力からリングカウンタのデ
ータ入力への帰還路のうち、少なくとも一方の帰還路を
開閉させることにより分周を行なわせるように構成され
ている。
タと上記分局器の出方をクロックとするシフトレジスタ
で構成される２モジュラスプリスヶラ−（Ｍｏｄｕｌｕ
ｓ Ｐｒｏｓｃａｌｅｒ）において、上記リングカウン
タおよびシフトレジスタの出力からリングカウンタのデ
ータ入力への帰還路のうち、少なくとも一方の帰還路を
開閉させることにより分周を行なわせるように構成され
ている。
以下、本発明の特徴、動作を従来回路と比較しながら、
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
以下の分周器は分局数が５および６との２つのモードに
切換えられるの場合において説明する。
切換えられるの場合において説明する。
まず、説明を簡単にするために第１図（、）の従来の分
周器の例を引用しながら、その動作原理について述べる
。第１図（、）において、■−１゜１−２および１−３
はＤフリップフロップ回路、２ ｉ；ｔ： Ｎ ＯＲゲ
ート、３ｔ：ｌ：ＡＮＤゲート、１０゜１１、．１２は
それぞれクロック信号の入力端子、モード切換え（１１
５，１／６）信号の入力および出力端子である。表１は
上記分周器の動作を表わす真理値表で、同表において、
Ｑｓ 、 Ｑ２ 、 Ｑ３はそれぞれフリップフロップ
１−１．１−２．１−３の出力を表わし、Ｈは高レベル
、Ｌは低レベルを表わす。最初に、各フリップフロップ
の出力表 １ 真理値表 Ｈ：高レベル Ｌ：低 〃 状態がすべて高レベルにあり、モード切換え信号が低レ
ベルにあるとする。この状態でクロック信号が入力され
ると出力信号Ｑ３のＨがＮ０Ｒ２で反転されているから
フリップフロップ１−１の入力Ｄｉは低レベルＬとなる
。この時各フリップフロップは同期状態にあるので、出
力信号Ｑ（。
周器の例を引用しながら、その動作原理について述べる
。第１図（、）において、■−１゜１−２および１−３
はＤフリップフロップ回路、２ ｉ；ｔ： Ｎ ＯＲゲ
ート、３ｔ：ｌ：ＡＮＤゲート、１０゜１１、．１２は
それぞれクロック信号の入力端子、モード切換え（１１
５，１／６）信号の入力および出力端子である。表１は
上記分周器の動作を表わす真理値表で、同表において、
Ｑｓ 、 Ｑ２ 、 Ｑ３はそれぞれフリップフロップ
１−１．１−２．１−３の出力を表わし、Ｈは高レベル
、Ｌは低レベルを表わす。最初に、各フリップフロップ
の出力表 １ 真理値表 Ｈ：高レベル Ｌ：低 〃 状態がすべて高レベルにあり、モード切換え信号が低レ
ベルにあるとする。この状態でクロック信号が入力され
ると出力信号Ｑ３のＨがＮ０Ｒ２で反転されているから
フリップフロップ１−１の入力Ｄｉは低レベルＬとなる
。この時各フリップフロップは同期状態にあるので、出
力信号Ｑ（。
Ｑ２の状態がそれぞれフリップフロップ１−２゜１−３
に同時にシフトされる。即ち、上記表１中２段目の（Ｌ
Ｈｌｌ ）の状態に遷移することになる。
に同時にシフトされる。即ち、上記表１中２段目の（Ｌ
Ｈｌｌ ）の状態に遷移することになる。
タロツク信号が加わるに従って（ＬＬＨ）〔ＬＬ１〕の
状態し；至る。この状態しこ至ろ過程では、ＡＮＤゲー
ト３の出力に力１カ）わらずフリップフロップ１−１の
入力り、は常に高レベル番こあるが、（ＬＬＬ）の状態
ではフリップフロップ１−３の出力が低レベルとなるた
め、出力ＱｚＬまＮ０Ｒ２で反転されて初めて高レベル
となる。それ放火の状態としては（ＨＬＬ）（ＨＨＬ）
となり、初めの状態（ＨＨＨ）にも戻る。即ち、クロッ
クパルス６個が加わる毎に同一の状態力〜繊返されるの
で出力端子１２はクロック信号の１／６の周期の信号（
分周された信号）力１１得られること番こなる。
状態し；至る。この状態しこ至ろ過程では、ＡＮＤゲー
ト３の出力に力１カ）わらずフリップフロップ１−１の
入力り、は常に高レベル番こあるが、（ＬＬＬ）の状態
ではフリップフロップ１−３の出力が低レベルとなるた
め、出力ＱｚＬまＮ０Ｒ２で反転されて初めて高レベル
となる。それ放火の状態としては（ＨＬＬ）（ＨＨＬ）
となり、初めの状態（ＨＨＨ）にも戻る。即ち、クロッ
クパルス６個が加わる毎に同一の状態力〜繊返されるの
で出力端子１２はクロック信号の１／６の周期の信号（
分周された信号）力１１得られること番こなる。
ところで、最後の状態（ＨＨＬ）の■寺、モート切換え
信号を高レベルにするとＡＮＤゲート３の出力は高レベ
ルになるため、フリップフロップ１−１の入力り、は強
制的に低レベルとなる。従って、次のクロックパルスで
は状態番ま（ＬＨＨ）となり、これが初期状態となる。
信号を高レベルにするとＡＮＤゲート３の出力は高レベ
ルになるため、フリップフロップ１−１の入力り、は強
制的に低レベルとなる。従って、次のクロックパルスで
は状態番ま（ＬＨＨ）となり、これが初期状態となる。
以後番ま１７６分周数の場合と同様の動作によって、１
１５の分周を行なう。
１５の分周を行なう。
次に、本発明による分周器の一実旅例第１図（ｂ）の場
合について述べる。従来例との相異は、フリップフロッ
プ１〒２の代わりに図に示す如くスレーブ（Ｓｌａｖｅ
）フリップフロップ２個をもつ新たなフリップフロップ
２−１を置き、一方のスレーブフリッププロップＳ１に
クリア機能をもたせると同時にその出力をＮＯＲゲート
２に帰還し、もう一方のスレーブフリップフロップＳｚ
の出力をブリップフロップ１−３にシフトさせているこ
とである。この構成における分周動作は従来例と同じで
あるが、異なる事は分局モードの切換え方法である。実
施例ではこの切換えはスレーブフリップフロップＳ１を
クリアさせるか否かによって行なう。Ｓｌがクリアさせ
る時にはフリップフロップ２−１からの帰還信号がない
ので、表１に示す順序により１／６分周が、また、クリ
ア信号がない場合には１７５分周が行なわれる。
合について述べる。従来例との相異は、フリップフロッ
プ１〒２の代わりに図に示す如くスレーブ（Ｓｌａｖｅ
）フリップフロップ２個をもつ新たなフリップフロップ
２−１を置き、一方のスレーブフリッププロップＳ１に
クリア機能をもたせると同時にその出力をＮＯＲゲート
２に帰還し、もう一方のスレーブフリップフロップＳｚ
の出力をブリップフロップ１−３にシフトさせているこ
とである。この構成における分周動作は従来例と同じで
あるが、異なる事は分局モードの切換え方法である。実
施例ではこの切換えはスレーブフリップフロップＳ１を
クリアさせるか否かによって行なう。Ｓｌがクリアさせ
る時にはフリップフロップ２−１からの帰還信号がない
ので、表１に示す順序により１／６分周が、また、クリ
ア信号がない場合には１７５分周が行なわれる。
次に、従来、および本発明による分周器の一実施例の速
度について述べよう。なお、ここでＮＯＲ今、フリップ
フロップの遅延Ｉ考量をτＦＦ、ＡＮＤゲートの遅延時
間をτＡとす、ｈ Ｌｉ分周器のル−プ遅延は両者の和
となるから、分周器の動作限界番よ、その周波数をｆｃ
とすれば で表わされる。
度について述べよう。なお、ここでＮＯＲ今、フリップ
フロップの遅延Ｉ考量をτＦＦ、ＡＮＤゲートの遅延時
間をτＡとす、ｈ Ｌｉ分周器のル−プ遅延は両者の和
となるから、分周器の動作限界番よ、その周波数をｆｃ
とすれば で表わされる。
こ九に比べ、本発明の分周器で番まヅ吊還イ言号をＡＮ
Ｄゲーｌ〜を介することなく入カフＩＪツブフロップ１
−１に直接帰還できるため、ル−プ遅延番まフリブフロ
ツプ一段分のみとなる。即ち、動作限界の周波数をｉと
すオｂ４？ １（□ ・・・（２）２ τＦＦ となるからその比は式（１）、（２）式よりとなる。τ
Ａ／τＦＦはフリップフロップの遅延をゲート換算した
もので、その値は大きい程よい。
Ｄゲーｌ〜を介することなく入カフＩＪツブフロップ１
−１に直接帰還できるため、ル−プ遅延番まフリブフロ
ツプ一段分のみとなる。即ち、動作限界の周波数をｉと
すオｂ４？ １（□ ・・・（２）２ τＦＦ となるからその比は式（１）、（２）式よりとなる。τ
Ａ／τＦＦはフリップフロップの遅延をゲート換算した
もので、その値は大きい程よい。
すなわち、フリップフロップのクロック入力から出力に
至るゲート数をできる限り少なくした方が式（３）より
、本実施例の効果が顕著となることを示す。例えば、ブ
リップフロップをゲート１．５段分（ＥＣＬゲートの場
合、シリーズ構成で実現可能）とするとτへ／τＦＦ＝
０．６７であるから、従来例に比べ、１．６７倍の動作
速度向上となる。
至るゲート数をできる限り少なくした方が式（３）より
、本実施例の効果が顕著となることを示す。例えば、ブ
リップフロップをゲート１．５段分（ＥＣＬゲートの場
合、シリーズ構成で実現可能）とするとτへ／τＦＦ＝
０．６７であるから、従来例に比べ、１．６７倍の動作
速度向上となる。
なお、帰還回路の開閉には通常結成の他に新たなフリッ
プフロップを帰還用として設け、このフリップフロップ
を上述したスレーブフリップフロップと同じ原理により
クリアさせて、分周数を変えることができる。また、説
明ではクリア機能にＪ：る会同数制御について述べたが
、クリア機能の代りにセットあるいはリセット機能を用
いて、帰還信号を遮断できる。
プフロップを帰還用として設け、このフリップフロップ
を上述したスレーブフリップフロップと同じ原理により
クリアさせて、分周数を変えることができる。また、説
明ではクリア機能にＪ：る会同数制御について述べたが
、クリア機能の代りにセットあるいはリセット機能を用
いて、帰還信号を遮断できる。
本発明の実施例の一般形を示すと第２図の如くなる。こ
の構成を基本に希望する分周数の必要性に応じて、ブリ
ッププロップ数を決め、任意のスレープフリップフロッ
プをクリアさせて、所要の分周数を得ることができる。
の構成を基本に希望する分周数の必要性に応じて、ブリ
ッププロップ数を決め、任意のスレープフリップフロッ
プをクリアさせて、所要の分周数を得ることができる。
同図で１０１ 、１０２゜・・・１０ ｎは分周モード
制御端子２０１，２０２゜２０３はスレーブフリップフ
ロップｓｔ〜Ｓ４゜５ｎｙＳｎ＋１を持つフリップフロ
ップである。
制御端子２０１，２０２゜２０３はスレーブフリップフ
ロップｓｔ〜Ｓ４゜５ｎｙＳｎ＋１を持つフリップフロ
ップである。
以上説明した如く本発明による分局器はモード切換え用
ＡＮＤ機能をフリップフロップのクリア機能で代替して
、高速化を図っており、速度を決める遅延時間はフリッ
プフロップ１段分であるため従来例に比し大幅に高速化
が可能となる。即ち、本発明によれば、原理上、最高速
度を有する分周器を植成できる。
ＡＮＤ機能をフリップフロップのクリア機能で代替して
、高速化を図っており、速度を決める遅延時間はフリッ
プフロップ１段分であるため従来例に比し大幅に高速化
が可能となる。即ち、本発明によれば、原理上、最高速
度を有する分周器を植成できる。
第１図（ａ）は従来の分周器の構成を示す回路図、第１
図（ｂ）および第２図はいずれも本発明による分局器の
構成を示す回路図である。 ＩＯ・・・クロック信号入力端子、１１・・・モード切
換信号の入力端子、１２・・・モード切換信号の出力端
子、１−１．１−３・・・Ｄフリップフロップ回路、１
０１．１０２．・・・１０ｎ・・・分周モード制御端子
、２０１．２０２，２０３・・・スレーブを持つフリツ
牙 ／ 図 ん （（ｌ １ 才２図
図（ｂ）および第２図はいずれも本発明による分局器の
構成を示す回路図である。 ＩＯ・・・クロック信号入力端子、１１・・・モード切
換信号の入力端子、１２・・・モード切換信号の出力端
子、１−１．１−３・・・Ｄフリップフロップ回路、１
０１．１０２．・・・１０ｎ・・・分周モード制御端子
、２０１．２０２，２０３・・・スレーブを持つフリツ
牙 ／ 図 ん （（ｌ １ 才２図
Claims (1)
- 【特許請求の範囲】 ■、クリア、セット、あるいはリセットの少なくとも一
つの機能付きリングカウンタ型分周器と該分周器の出力
を順次シフトする複数個のクリア機能付フリッププロッ
プと前記分局器および前記フリップフロップのすべての
出力信号の論理和信号を前記分局器のデータ入力端子に
直接帰還する手段とを有する分周器において、前記分周
器および上記ブリップフロップの出力信号のうち少なく
とも１個の出力信号を外部制御信号により強制クリアま
たはセット、またはリセットさせて、当該フリップフロ
ップからの出力信号を前記分周器のデータ入力端子に帰
還させないことにより分局数を制御することを特徴とす
る分周器。 ２、第１項記載の分局器において、リングカウンタ型分
周器を構成するフリップフロップのうち、出力信号を帰
還するフリップフロップおよび前記分周器の出力をシフ
１−する複数個のフリップフロップのうち少なくとも１
個のフリップフロップを、クリア、セットあるいはりセ
ット機能を有する２個以上のスレーブフリップフロップ
を有するマスタースレーブ型フリップフロップを用いて
構成することを特徴とする分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8372484A JPS59210729A (ja) | 1984-04-27 | 1984-04-27 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8372484A JPS59210729A (ja) | 1984-04-27 | 1984-04-27 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59210729A true JPS59210729A (ja) | 1984-11-29 |
| JPH0420286B2 JPH0420286B2 (ja) | 1992-04-02 |
Family
ID=13810462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8372484A Granted JPS59210729A (ja) | 1984-04-27 | 1984-04-27 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210729A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296621A (ja) * | 1986-05-23 | 1987-12-23 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 高速５分周回路 |
| FR2769432A1 (fr) * | 1997-10-03 | 1999-04-09 | Thomson Csf | Diviseur de frequence a modulo variable |
| JP2006229957A (ja) * | 2005-02-16 | 2006-08-31 | Agilent Technol Inc | 自動初期化型周波数分割器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546463A (ja) * | 1991-08-20 | 1993-02-26 | Nec Corp | 情報処理装置及びリードオンリーメモリ |
-
1984
- 1984-04-27 JP JP8372484A patent/JPS59210729A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546463A (ja) * | 1991-08-20 | 1993-02-26 | Nec Corp | 情報処理装置及びリードオンリーメモリ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296621A (ja) * | 1986-05-23 | 1987-12-23 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 高速５分周回路 |
| FR2769432A1 (fr) * | 1997-10-03 | 1999-04-09 | Thomson Csf | Diviseur de frequence a modulo variable |
| WO1999018669A1 (fr) * | 1997-10-03 | 1999-04-15 | Thomson-Csf | Diviseur de frequence a modulo variable |
| JP2006229957A (ja) * | 2005-02-16 | 2006-08-31 | Agilent Technol Inc | 自動初期化型周波数分割器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0420286B2 (ja) | 1992-04-02 |
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