JPH02271716A - カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル伝送回路、特に高速伝送回路に
おけるカウンタに関するものである。

（従来の技術） 第５図と第６図は、従来のカウンタ回路とその動作概要
を示すタイミングチャートである。そのカウンタは８ビ
ツト用カウンタであって、３個のＴ型フリップフロップ
（以下、Ｔ−ＦＦと略称する）　（３０）、８個のノア
ゲート（３１）から構成されている。Ｔ　−Ｆ　Ｆ　（
３０）は入力端子ＴにクロックパルスＣＬＫが入力され
ると、出力Ｑ、Ｑ（Ｑは出力Ｑの反転出力）が反転し、
クロックパルスＣＬＫが２個入力されると元の状態に戻
る。このＴ−Ｆ　Ｆ　（３０）の出力Ｑを次段のＴ　−
Ｆ　Ｆ　（：１口）の入力として３個のＴ　−Ｆ　Ｆ　
（３０）を第５図のように接続すると、各Ｔ　−Ｆ　Ｆ
　（：ｌＯ）の出力Ｑｏ、Ｑｔ、Ｑ２は第６図の様に変
化する。この各出力Ｑ。、Ｑ、、Ｑ、と反転出力Ｑ。、
Ｑ、、Ｑ、を第５図の様に８個のノアゲ−ト（３１）で
接続すれば、各ノアゲートの出力Ｐ　ｏ　□　Ｐ　？は
第６図の様に、８個のクロックパルスＣＬＫ毎に１個発
生する１クロックパルス周期幅のパルスとなり、その周
期幅たけ位相が順次ずれていく、この様なカウンタな用
いれば、ｎ個のＴ−ＦＦと２′１個のノアゲートにより
、１クロックパルス周期幅だけ位相が順次ずれた２ｎ個
のパルスか形成される。

第７図に上述の出力Ｐ。〜Ｐ７を制御パルスとして使用
したディジタル伝送回路の１例を示す。

この回路は並列信号り。〜Ｄ７を制御パルスＰ。

〜Ｐ７によって直列信号ＤＳに変換して伝送する並−直
列変換回路である。並列信号り。は制御パルスＰ。か入
力された時のみアンドゲート（３２）、オアゲート（３
３）を経てオアゲー）−（３４）から直列信号として出
力され、また、並列信号り、〜Ｄ７６同様に制御パルス
Ｐｌ〜Ｐ７により順次直列信号としてオアゲート（３４
）から出力される。その並−直列変換の様子を第８図に
示す。なお、第５図のカウンタで得られる出力Ｐ。〜Ｐ
７はディジタル伝送回路において並−直列変換回路の他
にも、直−並列変換回路、タイムスイッチの制御パルス
として使用される。

〔発明が解決しようとする課題〕

従来のカウンタは第５図に示す様に構成されているため
、カウンタの遅延時間は各Ｔ−ＦＦの遅延時間の和とノ
アゲートの遅延時間との和となって大きくなるので高速
のデータ伝送用としては使用することかできず、また、
ビット数を増加すればその分だけ遅延時間が大きくなる
のでビット数を多くすることもできない、更に、外部信
号によってカウンタの出力パルスのシフトやビット数を
制御しようとすれば、回路構成が複雑となり遅延時間が
増加するため、その様な制御を行なうことも容易にはで
きない。

この発明は、上記のような問題点を解決するためになさ
れたちのてあって、カウンタの遅延時間を小さくするこ
とができると共に、外部信号によって容易にカウンタの
出力パルスをシフトしまたビット数を可変にできる。高
速伝送に適したカウンタを得ることを目的とする。

〔課題を解決するための手段〕

この発明のカウンタは、Ｄ型フリップフロップを縦続接
続してそれぞれにクロックパルスが入力される様にし、
その各出力を帰還ゲートを介して第１段目のＤ型フリッ
プフロップの入力へ接続すると共に、これ等のフリップ
フロップのうち少なくとも１つのものの入力状態を外部
信号によって決定するようにしたものである。

また、カウンタを構成する素子なＧａＡｓ５　ＣＦ　Ｌ
　（５ｏｕｒｃｅ　Ｃｏｕｐｌｅ　ＦＥＴ　Ｌｏｇｉｃ
）回路を用いて構成し、Ｄ型フリップフロップはゲート
を縦オ貢構成としたゲート組込みのＤ型フリップフロッ
プにしてもよい。

〔作　　　用〕

この発明のカウンタは、Ｄ型フリップフロップのそれぞ
れにクロックパルスか入力されるので、カウンタの遅延
時間はＤ型フリップフロップ１個、帰還ゲート、決定手
段の各遅延時間の和となり、従来のカウンタに比べて小
さくなる。また、決定手段によってＤ型フリップフロッ
プの入力状態が決定されて、カウンタの出力パルスのシ
フト及びビット数の制御が行なわれる。

（実　施　例） 以下、この発明の一実施例について説明する。

第１図において、Ｄ型フリップフロップ（以下、Ｄ−Ｆ
Ｆと略称する）（１）を７個縦続接続し、各Ｄ　−Ｆ　
Ｆ　（１）の正相側出力Ｑを次段のＤ−ＦＦ（１）の入
力と帰還ノアゲート（２）の入力とに接続し、帰還ノア
ゲート（２）の出力を第１段目のＤ−Ｆ　Ｆ　（１）の
入力とする。更に、最終段のＤ−ＦＦ（１）の入力をノ
アゲート（３）の出力に接続し、その のゲートの一方の入力を前段Ｄ　−Ｆ　Ｆ　（１）の出
力へ Ｑ（出力Ｑの反転出力）に接続し、他方の入力を外部信
号入力端子（５）に接続する。また、クロックパルスＣ
ＬＫは各Ｄ　−Ｆ　Ｆ　（１）のＴ端子に同時に供給す
る。

こｌのカウンタの動作を第２図のタイムチャートな用い
て説明する。Ｄ　−Ｆ　Ｆ　（１）では、入力されるク
ロックパルスＣＬＫか「ｌ」　（高レベル）の時、入力
りの入力データが出力Ｑに現われ、クロックパルスＣＬ
Ｋが「０」　（低レベル）の時、出力は保持される。外
部信号入力端子（５）からの外部パルスＳＰが「０」の
時、最終段のＤ−ＦＦ（１）の入力は前段の正相側出力
Ｑと同じである。

それ故、各Ｄ　−Ｆ　Ｆ　（１）の出力Ｑ、すなわちＰ
１〜Ｐ７が「０」になると、帰還ノアゲート（２）の出
力がｒｌＪになる。この出力ｒｌＪはクロックパルスＣ
ＬＫが入力される毎に第１段目のＤ−送られる。Ｄ−Ｆ
Ｆ（１）の各出力Ｐ０〜Ｐ、は８クロックパルス毎に１
回だけｒｌＪになり１位相が順次ずれたものとなる。こ
れ等の出力は第５図の従来のカウンタの出力パルスと同
じものである。

次に、外部パルスＳＰが「１」の時について説明する。

この時は、最終段のＤ　−Ｆ　Ｆ　（１）の入力り及び
出力Ｑは「０」になるため、第１段から第６段までのＤ
　−Ｆ　Ｆ　（１）の出力Ｐ、〜Ｐ６が「Ｏ」になった
時点で帰還ノアゲート（２）の入力が全て「０」になっ
て、そのゲート（２）の出力Ｐ。

がｒｌＪになる。従って、本来、カウンタの出力Ｐ　ｏ
　”−Ｐ　？は第２図のタイミングチャートの斜線位置
に現われるはずであるが、外部パルスＳＰの作用によっ
て実線位置に現われる。すなわち、出力Ｐ。〜Ｐ７が１
クロツクパルスＣＬＫの周期幅だけ左ヘシフトしたこと
になる。この出力パルスのシフトにより、例えば第８図
に示すような並−直列のデータ伝送時の同期外れの修正
が可能になる。しかも、このシフト方法は直接クロック
パルスＣＬＫを制御するものではないので、クロック速
度が速くなっても充分に出力パルスＰ０〜Ｐ７と外部パ
ルスＳＰとの同期がとれる。

また、外部パルスＳＰを常時ｒｌＪにすれば、最終段の
Ｄ　−Ｆ　Ｆ　（１）の出力Ｐ７は常時ｒＯＪになる。

従って、８個のクロックパルス毎にＤ−ＦＦの各出力が
ｒｌＪになる８ビツト・カウンタか６７個のクロックパ
ルス毎にＤ−ＦＦの各出力がｒｌＪになる７ビツト・カ
ウンタに変わる。

また、このカウンタの遅延時間は、各Ｄ−ＦＦにクロッ
クパルスが入力されるので、１個のＤ−ＦＦ（１）、帰
還ノアゲート（２）、外部信号入力用ノアゲート（３）
の各遅延時間の和となり、従来のカウンタに比べて小さ
くなり、高速データ伝送が可能になる。

更に、カウンタの各素子をＧａＡｓＳＣＦＬ回路を用い
て構成すればノアゲート、Ｄ−ＦＦは第３図（ａ）　、
　（ｂ）に示す様になり、また、ゲートを縦積みにして
ノアゲートをＤ−ＦＦに組込めば第３図（ｃ）に示す様
なノアゲート組込みのＤ−ＦＦとなる。なお、第３図（
ａ）乃至（Ｃ）において、Ａ、Ｂ、Ａ　（Ａの反転入力
）、Ｂ（Ｂの反転入力）はノアゲートの各入力、Ｄ、Ｔ
、Ｄ　（Ｄの反転〆入力）、Ｔ（Ｔの反転入力）はＤ−
ＦＦの各入力、ＤＩ　、Ｄ２　、ＤＩ　（ＤＩの反転入
力）、Ｄ２（Ｄ２の反転入力）はゲート組込みのＤ−Ｆ
Ｆの各入力を示し、また、７１はＥ（エンハンスメント
）形電界効果トランジスタ、７２はＤ（デプレッション
）形電界効果トランジスタ、８は抵抗、９はダイオード
を示す。第３図（Ｃ）のゲート組込みのＤ−ＦＦでは鎖
線１０で示す部分がノアゲートになる。この様にカウン
タの各素子を構成して、同一電源で動作させれば、カウ
ンタの遅延時間は更に短かくなる。

次に、第４図によって他の実施例を説明する。

第４図は、７個のＤ　−Ｆ　Ｆ　（１）と、４番目、５
番目、最終段のＤ−ＦＦの各入力の前に外部信号入力用
のノアゲート（３）を設けた実施例を示す。

各外部信号入力端子（５１）、（５２）、（５３）から
供給される外部パルスをＳＰｌ、ＳＦ３、ＳＦ３とし、
ＳＰｌ、ＳＦ３が常時「０」、ＳＦ３がシフトパルスで
ある場合には、８ビツト・カウンタとして動作する。ま
た、ＳＦ３を常時「１」にすると、５番目以降のＤ−Ｆ
Ｆの出力ｐ、、ｐ、、ｐ、は常時「０」になってカウン
タは５ビツト・カウンタとして動作し、ｓｐｔをシフト
パルスにすると出力パルスＰ。〜ＰｆＩは１クロツクパ
ルスＣＬＫの周期幅だけシフトする。

以上の各実施例では、Ｄ−ＦＦは７個使用したが、特に
７個である必要はなく、複数個てあればどの様な数てあ
ってもよい。また、外部信号入力用のノアゲートは最大
、Ｄ−ＦＦの数まで使用？可能である。この様にＤ−Ｆ
Ｆの数と外部信号入力用のノアゲートの数を変えること
により、出力パルスをシフトする機能を持った任意のビ
ット数のカウンタが得られる。

〔発明の効果〕

以上の様に、この発明によれば、カウンタを。

Ｄ型フリップフロップを縦続接続してそれぞれにクロッ
クパルスが入力される様にし、その各出力を帰還ゲート
を介して第１段目のＤ型フリップフロップの入力へ接続
すると共に、これ等のフリップフロップのうち少なくと
も１つのものの入力状態を外部信号によって決定するよ
うに構成したので、カウンタの遅延時間を小さくするこ
とができると共に、外部信号によって容易にカウンタの
出力パルスをシフトしまたビット数を可変にすることが
できる、高速伝送に適したカウンタが得られる効果があ
る。

また、カウンタな構成する素子をＧａＡｓ５ＣＦＬ回路
を用いて構成し、Ｄ型フリップフロップはゲートな縦積
構成としたゲート組込みのＤ型フリップフロップとする
ことにより、更に遅延時間の小さなカウンタが得られる
効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるカウンタの構成を示
す図、第２図は第１図のカウンタの動作を説明するため
の図、第３図（ａ）乃至（Ｃ）はノアゲート、Ｄ−ＦＦ
、ノアゲート組込みＤ型フリップフロップの具体的な構
成を示す図、第４図はこの発明の他の実施例の構成を示
す図、第５図は従来のカウンタの構成を示す図、第６図
は第５図のカウンタの動作を説明するための図、第７図
は第５図のカウンタを使用した並−直列変換回路の構成
を示す図、第８図は第７図の並−直列変換回路の動作を
説明するための図７である。 （１）はＤ型フリップフロップ、（２）は帰還ゲート、
（３）、（５）は決定手段。 なお、各図中同一符号は同−又は相当部分を示す。 第　１　図 ｙＡ３　　図　（【輔） （ａ） Ｄ−１１）ソアフロ゛ノブ 嗜４ＬＪ了−−ト ノアゲート ・ノド部イ３号Ｘ′ｆ）：諮Ｃ手 第２　図 ５ト５３：　ｌ＋部４弓入を一手 第３　　ＵＸＪ＜４つ２） ｃＩ 第　４　図 第５ 図 第６　閏

Claims (2)

【特許請求の範囲】
1. （１）縦続接続されていてそれぞれにクロックパルスが
   入力されて、そのクロックパルスの入力毎に情報が前段
   から後段へ順次伝送される様に構成された複数個のＤ型
   フリップフロップと、 上記各Ｄ型フリップフロップの出力に入力が接続され且
   つそれ等のフリップフロップのうちの第１段目のものの
   入力に出力が接続された帰還ゲートと、 上記複数個のＤ型フリップフロップのうちの少なくとも
   １つのものの入力状態を外部信号によって決定する手段
   と、 を備えたカウンタ。
2. （２）カウンタを構成する素子をＧａＡｓＳＣＦＬ回路
   を用いて構成し、Ｄ型フリップフロップはゲートを縦積
   構成としたゲート組入みのＤ型フリップフロップにした
   ことを特徴とする請求項第１項記載のカウンタ。