JPS6159023B2 - - Google Patents
Info
- Publication number
- JPS6159023B2 JPS6159023B2 JP2778678A JP2778678A JPS6159023B2 JP S6159023 B2 JPS6159023 B2 JP S6159023B2 JP 2778678 A JP2778678 A JP 2778678A JP 2778678 A JP2778678 A JP 2778678A JP S6159023 B2 JPS6159023 B2 JP S6159023B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- quasi
- pulse
- word
- integral value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 4
- 208000003580 polydactyly Diseases 0.000 claims 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
本発明は、デイジタル伝送方式において使用さ
れる準３値符号の積分値制御回路に関するもので
ある。 一般にデイジタル伝送方式において使用される
準３値符号は、数デイジツトで構成されるブロツ
ク（これをワードという）単位に関して直流分が
零でないワードについては、別に正負両極性のワ
ードを用意して、全体として直流分が零になるよ
うに制御される。この制御方法として、積分値制
御という方法がある。これは、ワードの最終デイ
ジツトの時点でのデイジタル積分値（Running
Digital Sum）を監視して、設定された基準値よ
り正であるか負であるかによつて、次に続くワー
ドの極性を選択する方法である。 このような機能を持つ従来の積分値制御回路
は、デイジタル積分値を監視する方法如何によつ
て、いろいろな方式が採用されており、例えば、
アツプ・ダウン・カウンタを用いる方法や、加減
算器を用いる方法等があるが、両者とも回路規模
が大きく複雑であるという欠点があつた。 本発明の目的は、ユニバーサル・シフトレジス
タを用いることを特徴とする回路構成が簡単にし
て経済的な準３値符号積分値制御回路を提供する
にある。 本発明によれば、複数デイジツトで１ワードを
構成し、ワード単位で積分値制御され、デイジツ
ト毎にとり得るデイジタル積分値の状態数がＮ
（Ｎは４を含むそれ以上の整数）である準３値符
号を用いるデイジタル伝送方式において、互に高
低の固定されたレベル関係にある第１のシフトデ
ータと第２のシフトデータとが加えられ、前記準
３値符号の＋パルスを指示する信号をうけて該第
１のシフトデータを一方向にシフトし、−パルス
を指示する信号をうけて該第２のシフトデータを
その逆方向にシフトし、零を指示する信号をうけ
て前の状態に保持する少なくとも（Ｎ−１）段の
ユニバーサル・シフトレジスタと、該ユニバーサ
ル・シフトレジスタの中間段の出力をデータ入力
とし、ワードパルスをタイミング入力とするフリ
ツプフロツプと、該フリツプフロツプの出力によ
りデイジツト入力の正極性符号と負極性符号との
うちとから準３値符号の正極性符号と負極性符号
とを選択しわけ、前記＋パルス、−パルスおよび
零を指示する信号を出力する極性選択回路とによ
つて構成されたことを特徴とする準３値符号の積
分値制御回路が得られる。 以下に図面を参照して本発明を詳細に説明す
る。まず、第１図は一般的に用いられる準３値符
号の＋パルスに対応するパルス（以降＋対応パル
スと呼ぶ）、−パルスに対応するパルス（以降−対
応パルスと呼ぶ）、ワードパルスおよびクロツク
パルスの時間関係を示すタイムチヤートの一例で
ある。図において、１ワードは３デイジツトで構
成されている。第１デイジツトの立上がり点とワ
ードパルスの立上がり点は一致しているものとす
る。第２図は本発明による積分値制御回路の実施
例をブロツク図によつて示したもので、３デイジ
ツトで１ワードを構成し、＋対応パルスおよび−
対応パルスのそれぞれが３デイジツト連続する符
号列を禁止している準３値符号に対して適用した
場合の１実施例である。第２図において、１はユ
ニバーサル・シフトレジスタ、２はデータセレク
タ、３〜５はフリツプフロツプを示している。以
下に、この構成例についての制御動作を説明す
る。一般に、１ワードの３デイジツトが連続して
＋対応パルスおよび−対応パルスになることを禁
止する形式の準３値符号においては、デイジツト
毎にとり得るデイジタル積分値（以下DSと略
す）は、積分値制御された場合に＋２、＋１、
０、−１、−２、−３（基準を０とし−１の中間に
おく）以外には取り得ないから、状態の数Ｎは６
となる。ユニバーサル・シフトレジスタ１は、そ
のような６つの状態を表現するために、Ｎ−１の
５段によつて構成される。ここで、DSの状態
と、ユニバーサル・シフトレジスタ１の出力の状
態の対応を理解するために第１表を参照して説明
する。第２図のユニバーサル・シフトレジスタ１
には、右シフトデータ入力（DR）に高レベル
（以下Ｈと略す）を、左シフトデータ入力（DL）
に低レベル（以下Ｌと略す）を与えてあるため、
データセレクタ２から信号ａとして＋対応パルス
が論理″1″、信号ｂとして−対応パルスが論理″
0″の状態で同時に得られるごとに、すなわちS1，
S2に論理値（１、０）が入力されるごとに右へシ
フトして、出力状態はＨが１個ずつ増加し、Ｌは
１個ずつ減少する。つまり、第１表において、１
行上の状態に移行する。逆にデータセレクタ２か
ら信号ａとして＋対応パルスが論理″0″、信号ｂ
として−対応パルスが論理″1″の状態で同時に得
られるごとに、すなわちS1，S2に論理値（０、
１）が入力されるごとに左へシフトして、出力状
態はＬが１個ずつ増加し、１行下の状態に移行す
る。出力端子Q1〜Q5における出力の組合わせ
は、“HHHHH”から“LLLLL”まで６つの状
態があり、DSの状態の数に等しい。ここで、も
しもシフトレジスタ１の段数を６段以上にして、
表現できる状態数が７以上になつても、そのうち
の６状態をつかえばよいわけであり、それによつ
て本発明の目的は達せられる。しかし、この例に
おいて、４段以下の出力の使用では表現できる状
態数は５となり、６に足りないのでDSの状態と
対応できないから、本発明の目的は達せられな
い。
れる準３値符号の積分値制御回路に関するもので
ある。 一般にデイジタル伝送方式において使用される
準３値符号は、数デイジツトで構成されるブロツ
ク（これをワードという）単位に関して直流分が
零でないワードについては、別に正負両極性のワ
ードを用意して、全体として直流分が零になるよ
うに制御される。この制御方法として、積分値制
御という方法がある。これは、ワードの最終デイ
ジツトの時点でのデイジタル積分値（Running
Digital Sum）を監視して、設定された基準値よ
り正であるか負であるかによつて、次に続くワー
ドの極性を選択する方法である。 このような機能を持つ従来の積分値制御回路
は、デイジタル積分値を監視する方法如何によつ
て、いろいろな方式が採用されており、例えば、
アツプ・ダウン・カウンタを用いる方法や、加減
算器を用いる方法等があるが、両者とも回路規模
が大きく複雑であるという欠点があつた。 本発明の目的は、ユニバーサル・シフトレジス
タを用いることを特徴とする回路構成が簡単にし
て経済的な準３値符号積分値制御回路を提供する
にある。 本発明によれば、複数デイジツトで１ワードを
構成し、ワード単位で積分値制御され、デイジツ
ト毎にとり得るデイジタル積分値の状態数がＮ
（Ｎは４を含むそれ以上の整数）である準３値符
号を用いるデイジタル伝送方式において、互に高
低の固定されたレベル関係にある第１のシフトデ
ータと第２のシフトデータとが加えられ、前記準
３値符号の＋パルスを指示する信号をうけて該第
１のシフトデータを一方向にシフトし、−パルス
を指示する信号をうけて該第２のシフトデータを
その逆方向にシフトし、零を指示する信号をうけ
て前の状態に保持する少なくとも（Ｎ−１）段の
ユニバーサル・シフトレジスタと、該ユニバーサ
ル・シフトレジスタの中間段の出力をデータ入力
とし、ワードパルスをタイミング入力とするフリ
ツプフロツプと、該フリツプフロツプの出力によ
りデイジツト入力の正極性符号と負極性符号との
うちとから準３値符号の正極性符号と負極性符号
とを選択しわけ、前記＋パルス、−パルスおよび
零を指示する信号を出力する極性選択回路とによ
つて構成されたことを特徴とする準３値符号の積
分値制御回路が得られる。 以下に図面を参照して本発明を詳細に説明す
る。まず、第１図は一般的に用いられる準３値符
号の＋パルスに対応するパルス（以降＋対応パル
スと呼ぶ）、−パルスに対応するパルス（以降−対
応パルスと呼ぶ）、ワードパルスおよびクロツク
パルスの時間関係を示すタイムチヤートの一例で
ある。図において、１ワードは３デイジツトで構
成されている。第１デイジツトの立上がり点とワ
ードパルスの立上がり点は一致しているものとす
る。第２図は本発明による積分値制御回路の実施
例をブロツク図によつて示したもので、３デイジ
ツトで１ワードを構成し、＋対応パルスおよび−
対応パルスのそれぞれが３デイジツト連続する符
号列を禁止している準３値符号に対して適用した
場合の１実施例である。第２図において、１はユ
ニバーサル・シフトレジスタ、２はデータセレク
タ、３〜５はフリツプフロツプを示している。以
下に、この構成例についての制御動作を説明す
る。一般に、１ワードの３デイジツトが連続して
＋対応パルスおよび−対応パルスになることを禁
止する形式の準３値符号においては、デイジツト
毎にとり得るデイジタル積分値（以下DSと略
す）は、積分値制御された場合に＋２、＋１、
０、−１、−２、−３（基準を０とし−１の中間に
おく）以外には取り得ないから、状態の数Ｎは６
となる。ユニバーサル・シフトレジスタ１は、そ
のような６つの状態を表現するために、Ｎ−１の
５段によつて構成される。ここで、DSの状態
と、ユニバーサル・シフトレジスタ１の出力の状
態の対応を理解するために第１表を参照して説明
する。第２図のユニバーサル・シフトレジスタ１
には、右シフトデータ入力（DR）に高レベル
（以下Ｈと略す）を、左シフトデータ入力（DL）
に低レベル（以下Ｌと略す）を与えてあるため、
データセレクタ２から信号ａとして＋対応パルス
が論理″1″、信号ｂとして−対応パルスが論理″
0″の状態で同時に得られるごとに、すなわちS1，
S2に論理値（１、０）が入力されるごとに右へシ
フトして、出力状態はＨが１個ずつ増加し、Ｌは
１個ずつ減少する。つまり、第１表において、１
行上の状態に移行する。逆にデータセレクタ２か
ら信号ａとして＋対応パルスが論理″0″、信号ｂ
として−対応パルスが論理″1″の状態で同時に得
られるごとに、すなわちS1，S2に論理値（０、
１）が入力されるごとに左へシフトして、出力状
態はＬが１個ずつ増加し、１行下の状態に移行す
る。出力端子Q1〜Q5における出力の組合わせ
は、“HHHHH”から“LLLLL”まで６つの状
態があり、DSの状態の数に等しい。ここで、も
しもシフトレジスタ１の段数を６段以上にして、
表現できる状態数が７以上になつても、そのうち
の６状態をつかえばよいわけであり、それによつ
て本発明の目的は達せられる。しかし、この例に
おいて、４段以下の出力の使用では表現できる状
態数は５となり、６に足りないのでDSの状態と
対応できないから、本発明の目的は達せられな
い。
【表】
さて、上記準３値符号を積分値制御するため
に、第１表のQ3の状態に注目すると、DSの０と
−１の間を境界線として、Q3の状態がＨのとき
は次に続くワードとして負極性のワードを、Ｌの
ときは正極性のワードを選択するようにすればよ
い。これによつて、DSの状態とシフトレジスタ
の出力状態が第１表のように対応し、結果として
DSは＋２から−３までの範囲に制御されること
になる。第２図において、データセレクタ２は、
例えば論理回路により構成されており、端子Ｓに
Ｌレベルの入力信号が加えられるとa1，a2の入
力データを、端子ＳにＨレベルが入力されると
b1，b2の入力データをc1，c2に出力する。すなわ
ち、端子ＳにＬレベルが入力されると準３値符号
の正極性符号を、Ｈレベルが入力されると負極性
符号を選択する極性選択回路として動作すること
が判る。なお、データセレクタ２から信号ａとし
て＋対応パルスが論理″1″、信号ｂとして−対応
パルスが論理″0″で同時に現われたとき、この組
合せは準３値符号の＋パルスを指示する信号とし
て表わされ、信号ａとして＋対応パルスが論理″
0″、信号ｂとして−対応パルスが論理″1″で同時
に現われたとき、この組合せは準３値符号の−パ
ルスを指示する信号として表わされ、また信号ａ
として＋対応パルスが論理″0″、信号ｂとして−
対応パルスが論理″0″で同時に現われたとき、こ
の組合せは準３値符号の零を指示する信号として
表わされる。ここで、更に各部の動作波形を示す
第３図を参照して、シフトレジスタ１の出力Q3
の状態信号ｅにおけるワードの最後のデイジツト
がフリツプフロツプ３に入力データとして加えら
れ、ワードパルスｄによつて駆動されると、フリ
ツプフロツプ３の出力には次に続くワードの極性
を選択するための選択信号が得られる。かくし
て、前に述べたごとくデータセレクタ２で選択さ
れた＋対応パルスおよび−対応パルスはそれぞれ
信号ａおよびｂとしてフリツプフロツプ４，５に
加えられ、ここで回路の遅れ時間等のために生ず
る立上り部分の乱れを無くすべく整形される。そ
して、フリツプフロツプ４，５の出力には正確に
積分値制御された準３値符号の＋対応パルスおよ
び−対応パルスが出力信号ｇおよびｈとして得ら
れる。 第４図は本発明による積分値制御回路の他の実
施例をブロツク図によつて示したもので、この回
路によればデイジタル積分値のとりうる状態の数
がＮ＝７の場合に対して適用することができる。
この場合には、ユニバーサル・シフトレジスタ
１′はＮ−１＝６段で構成され、Q1〜Q6のそれぞ
れからはDSの７状態に対応した組合わせのレベ
ル出力が取り出される。また、この例では、入力
データの形態は３つのモードで加えられるから、
データ・セレクタ２′は３通りの選択ができるよ
うに論理回路が構成されている。そして、このデ
ータ・セレクタ２′の切替えを駆動するために、
２つのフリツプフロツプ３―１および３―２が必
要となり、これ等のＤ端子のそれぞれには、シフ
トレジスタ１′の中間段Q3およびQ4の出力e1およ
びe2がそれぞれ加えられる。なお、第２表はデー
タ・セレクタ２′における入力データの選択状態
を示したものである。その他の機能および動作に
ついては第２図における実施例の場合と同じであ
る。
に、第１表のQ3の状態に注目すると、DSの０と
−１の間を境界線として、Q3の状態がＨのとき
は次に続くワードとして負極性のワードを、Ｌの
ときは正極性のワードを選択するようにすればよ
い。これによつて、DSの状態とシフトレジスタ
の出力状態が第１表のように対応し、結果として
DSは＋２から−３までの範囲に制御されること
になる。第２図において、データセレクタ２は、
例えば論理回路により構成されており、端子Ｓに
Ｌレベルの入力信号が加えられるとa1，a2の入
力データを、端子ＳにＨレベルが入力されると
b1，b2の入力データをc1，c2に出力する。すなわ
ち、端子ＳにＬレベルが入力されると準３値符号
の正極性符号を、Ｈレベルが入力されると負極性
符号を選択する極性選択回路として動作すること
が判る。なお、データセレクタ２から信号ａとし
て＋対応パルスが論理″1″、信号ｂとして−対応
パルスが論理″0″で同時に現われたとき、この組
合せは準３値符号の＋パルスを指示する信号とし
て表わされ、信号ａとして＋対応パルスが論理″
0″、信号ｂとして−対応パルスが論理″1″で同時
に現われたとき、この組合せは準３値符号の−パ
ルスを指示する信号として表わされ、また信号ａ
として＋対応パルスが論理″0″、信号ｂとして−
対応パルスが論理″0″で同時に現われたとき、こ
の組合せは準３値符号の零を指示する信号として
表わされる。ここで、更に各部の動作波形を示す
第３図を参照して、シフトレジスタ１の出力Q3
の状態信号ｅにおけるワードの最後のデイジツト
がフリツプフロツプ３に入力データとして加えら
れ、ワードパルスｄによつて駆動されると、フリ
ツプフロツプ３の出力には次に続くワードの極性
を選択するための選択信号が得られる。かくし
て、前に述べたごとくデータセレクタ２で選択さ
れた＋対応パルスおよび−対応パルスはそれぞれ
信号ａおよびｂとしてフリツプフロツプ４，５に
加えられ、ここで回路の遅れ時間等のために生ず
る立上り部分の乱れを無くすべく整形される。そ
して、フリツプフロツプ４，５の出力には正確に
積分値制御された準３値符号の＋対応パルスおよ
び−対応パルスが出力信号ｇおよびｈとして得ら
れる。 第４図は本発明による積分値制御回路の他の実
施例をブロツク図によつて示したもので、この回
路によればデイジタル積分値のとりうる状態の数
がＮ＝７の場合に対して適用することができる。
この場合には、ユニバーサル・シフトレジスタ
１′はＮ−１＝６段で構成され、Q1〜Q6のそれぞ
れからはDSの７状態に対応した組合わせのレベ
ル出力が取り出される。また、この例では、入力
データの形態は３つのモードで加えられるから、
データ・セレクタ２′は３通りの選択ができるよ
うに論理回路が構成されている。そして、このデ
ータ・セレクタ２′の切替えを駆動するために、
２つのフリツプフロツプ３―１および３―２が必
要となり、これ等のＤ端子のそれぞれには、シフ
トレジスタ１′の中間段Q3およびQ4の出力e1およ
びe2がそれぞれ加えられる。なお、第２表はデー
タ・セレクタ２′における入力データの選択状態
を示したものである。その他の機能および動作に
ついては第２図における実施例の場合と同じであ
る。
【表】
以上に説明したように、本発明によれば、比較
的簡単な回路構成で準３値符号の積分値制御回路
が得られる。
的簡単な回路構成で準３値符号の積分値制御回路
が得られる。
第１図は３デイジツトで１ワードを構成する準
３値符号の＋対応パルスおよび−対応パルスの時
間関係を示すタイムチヤートの１例、第２図は本
発明による準３値符号の積分値制御回路の実施例
を示すブロツク図、第３図は、第２図における実
施例の各部の信号波形の１例を示すタイムチヤー
ト、第４図は本発明による他の実施例を示すブロ
ツク図である。 図において、１，１′はユニバーサル・シフト
レジスタ、２，２′はデータセレクタ、３，３―
１，３―２，４，５はフリツプフロツプである。
３値符号の＋対応パルスおよび−対応パルスの時
間関係を示すタイムチヤートの１例、第２図は本
発明による準３値符号の積分値制御回路の実施例
を示すブロツク図、第３図は、第２図における実
施例の各部の信号波形の１例を示すタイムチヤー
ト、第４図は本発明による他の実施例を示すブロ
ツク図である。 図において、１，１′はユニバーサル・シフト
レジスタ、２，２′はデータセレクタ、３，３―
１，３―２，４，５はフリツプフロツプである。
Claims (1)
- １ 複数デイジツトで１ワードを構成し、ワード
単位で積分値制御され、デイジツト毎にとり得る
デイジタル積分値の状態数がＮ（Ｎは４を含むそ
れ以上の整数）である準３値符号を用いるデイジ
タル伝送方式において、互に高低の固定されたレ
ベル関係にある第１のシフトデータと第２のシフ
トデータとが加えられ、前記準３値符号の＋パル
スを指示する信号をうけて該第１のシフトデータ
を一方向にシフトし、−パルスを指示する信号を
うけて該第２のシフトデータをその逆方向にシフ
トし、零を指示する信号をうけて前の状態に保持
する少なくとも（Ｎ−１）段のユニバーサル・シ
フトレジスタと、該ユニバーサル・シフトレジス
タの中間段の出力をデータ入力とし、ワードパル
スをタイミング入力とするフリツプフロツプと、
該フリツプフロツプの出力によりデイジツト入力
の正極性符号と負極性符号とのうちから準３値符
号の正極性符号と負極性符号とを選択しわけ、前
記＋パルス、−パルスおよび零を指示する信号を
出力する極性選択回路とによつて構成されたこと
を特徴とする準３値符号の積分値制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2778678A JPS54121007A (en) | 1978-03-13 | 1978-03-13 | Integration value control circuit for semi-ternary code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2778678A JPS54121007A (en) | 1978-03-13 | 1978-03-13 | Integration value control circuit for semi-ternary code |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54121007A JPS54121007A (en) | 1979-09-19 |
| JPS6159023B2 true JPS6159023B2 (ja) | 1986-12-15 |
Family
ID=12230648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2778678A Granted JPS54121007A (en) | 1978-03-13 | 1978-03-13 | Integration value control circuit for semi-ternary code |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54121007A (ja) |
-
1978
- 1978-03-13 JP JP2778678A patent/JPS54121007A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54121007A (en) | 1979-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0047440B1 (en) | Shift circuit | |
| US3523291A (en) | Data transmission system | |
| JPH0452020B2 (ja) | ||
| US4315166A (en) | Frequency divider arrangement | |
| EP0017268B1 (en) | Device for dividing a recurrent input signal by a non-integer divisor f, notably by f=n-1/2, and its use in a television receiver display | |
| US4223392A (en) | Clock-signal generator for a data-processing system | |
| EP0064590B1 (en) | High speed binary counter | |
| JPS6159023B2 (ja) | ||
| JPS585540B2 (ja) | タジユウカカイロ | |
| US4231023A (en) | Binary to ternary converter | |
| US4399549A (en) | Odd number frequency division with symmetrical output | |
| US4177447A (en) | Device for detecting errors in a digital transmission system | |
| US5512846A (en) | Signal selecting device controlled by a serially transmitted mode signal requiring but one terminal | |
| JP2659186B2 (ja) | デイジタル可変分周回路 | |
| US4573178A (en) | Counter employing feedback shift register controlling hysteresis circuit | |
| JP2641822B2 (ja) | ノイズ除去回路 | |
| KR0142792B1 (ko) | 데이타 보간회로 | |
| SU1171784A1 (ru) | Умножитель | |
| US4581751A (en) | Reversible shift register | |
| SU1464216A1 (ru) | Регистр сдвига | |
| SU1247862A1 (ru) | Устройство дл делени чисел | |
| JPH02271716A (ja) | カウンタ | |
| JP2001085998A (ja) | Ｄ／ａ変換回路 | |
| SU1728858A1 (ru) | Устройство дл умножени элементов конечного пол GF(2 @ ) при м @ 3 | |
| KR940006919B1 (ko) | 레지스터 자리이동회로 |