JPS615641A - フレ−ム同期制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高次群信号から多重分離されたｎ個の低次群
信号に含まれているフレーム同期信号を検出して、フレ
ーム同期をとるフレーム同期制御方式に関するものであ
る。

〔従来の技術〕

高速ディジタル伝送に於いて、複数の低次群信号にフレ
ーム同期信号を挿入して多重化し、その多重化した高次
群信号を送出し、受信側では、受信した高次群信号を多
重分離し１、その多重分離した低次群信号に含まれてい
るフレーム同期信号を検出してフレーム同期をとる方式
が採用されている。例えば、４チャネル信号を多重化し
た高次群信号を伝送する場合、フレーム同期回路として
第３図に示す構成が知られている。同図に於いて、３１
は高次群信号の入力端子、３２はシフトレジスタ等から
なる直列並列変換回路、３３はラッチ回路、３４はフレ
ーム同期信号を検出する検出回路、３５はフレームカウ
ンタ、３６は不一致検出回路、３７は同期保護回路、３
８はインヒビソト回路、３９は分周回路、４０はクロッ
ク信号の入力端子である。

高次群信号は、入力端子３１から直列並列変換”　　回
路３２に加えられて並列信号に変換される。この時、高
次群信号の１タイムスロツトをＴとすると、変換された
並列信号は、それぞれ高次群信号と、Ｔ、２Ｔ、３Ｔ遅
延された信号とからなり、ランチ回路３３と検出回路３
４とに加えられる。

検出回路３４は、並列信号に含まれているフレーム同期
信号を検出するものであり、検出信号は不一致検出回路
３６に加えられて、フレームカウンタ３５からのフレー
ムパルスと照合される。検出回路３４からの検出信号と
フレームパルスとのタイミングが一致すれば、不一致検
出回路３６はフレーム同期信号を検出したものと判断し
て、同期保護回路３７は同期確立状態の時は−そのまま
の状態を維持し、同期引き込み動作中は、連続して一致
検出が例えば３回得られた時にフレーム同期が確立され
たと判断する。従って、ラッチ回路３３には、フレーム
同期信号が検出される状態の並列信号がランチされて、
チャネルＣＨＩ−ＣＨ４の信号として出力されることに
なる。

又前記タイミングが一致しない場合は、フレーム同期信
号が全く検出されないか、或いはフレームパルスと異な
るタイミングでフレーム同期信号を検出した場合であり
、同期保護回路３７は、同期引き込み動作中、又は同期
確立状態で連続して例えば３回不一致検出が行われた時
、インヒビット回路３８にインヒビソト信号を加えて、
入力端子４０から分周回路３９に加えられるクロック信
号を１ビット禁止し、分周回路３９によるクロック信号
の１／４の分周出力信号の位相を、クロック信号の１ビ
ツト分シフトするものであり、それによりフレームパル
スのタイミング及びランチ回路３３に於けるランチタイ
ミングが高次群信号の１ビツト分シフトすることになり
、フレームパルスのタイミングでフレーム同期信号が検
出されるまで、前述の動作が継−されることになる。

この第３図のフレーム゛”ｍ−’ｒｓ路は、比較的高速
動作回路を多く必要とする雫で、第４図に示す構成が提
案されている。−図に於いてＪ４１は高次群信号の入力
端子、４２はシフトレジスタ等からなる直列並列変換回
路、４３はランチ回路、４４ａ〜４４ｄはフレーム同期
信号を検出する１検出回路、４５はフレームカウンタ、
４６は不一致検出回路、４７は同期保護回路、４８はイ
ンヒビット回路、４９は分周回路、５０はクロック信号
の入力端子、５１は変換されｉ１〜第４（７）′並列信
号のうちの第２〜第４の′並列信号を遅延させる遅延回
路、５２はオア回路、５３は制御回路、５４はチャネル
選択回路である。

入力端子４１に加えられた高次群信号は、直列たクロッ
ク°信号は１／４に分周され、ラッチ回路４３及びイン
ヒビソト回路゛４′８に加えら五る。変換された第１〜
第４の並列信号Ｄ１〜Ｄ４は、ラッチ回路４３からチャ
ネル選択回路５４に加えられ、又第２〜第４の並列信号
Ｄ２〜Ｄ４は遅延回路、リラより高次群換算で、４タイ
ム□スロット分遅、、択回路５４に加えられる。

分周回路４９でクロック信号を１／４に分周す４　るも
のであるがごその分周比、力の初期位相は高次群信号と
は関係なく決まるので、ラッチ回路４３の出力の４並列
信号Ｄ１〜Ｄ４は、その初期位相、、に座じて４通りの
変換出力信号となる。例えば１、第５図に示すＡ、Ｂ、
Ｃ，Ｄ。

号とすると、初期８位相ａであれば、Ａ−Ｄの４ビツト
が並列信号Ｄ１〜Ｄ４となり、次のＥ〜Ｈの４ビツトが
並列信号Ｄ１〜Ｄ４となる。又初期位相すの場合は、Ｂ
−Ｅの４ビツトが並列信号Ｄ１〜Ｄ４となり、次のＦ〜
■の４ビツトが並列信号Ｄ１〜Ｄ４となる。即ち、初期
位相ａ　−ｄによって、並Ｔ１１信号Ｄ１〜Ｄ４は４通
りとなる。

第６図は、初期位相ａの場合の並列信号Ｄ１〜Ｄ４及び
遅延回路５Ｉにより４タイムスロツト遅延された信号Ｄ
２’　〜Ｄ４”を示し、初期位相ａ、ｂ、ｃ、ｄに対応
して、並列信号Ｄ１〜Ｄ４は（ａｌ、　（ｂｌ、　（ｃ
ｌ、　（ｄｌによる区切で変換されることになる。例え
ば、フレーム同期信号をＥＦＧＨ″とすると、初期位相
ａの場合は並列信号Ｄ１〜Ｄ４が加えられる検出回路４
４ａによりフレーム同期信号が検出されることになる。

又初期位相がｂの場合は、高次群信号のビットＢからビ
ットＥまでの４ビツトが最初に並列信号Ｄ１〜ｐ４に変
換されるので、第６図に於いてはエビソトシフトされた
状態となり、Ｄ２’　　−Ｃ。

Ｄ３°−Ｄ、Ｄ４’−Ｅ、ＤＩ−Ｆ、ＤｉＧ。

Ｄ３−Ｈ，Ｄ４−１となり、信号Ｄ４″、ＤＩ〜Ｄ３が
加えられる検出回路４４ｂによりフレーム同期信号が検
出されることになる。このように、直列並列変換の初期
位相の相違に伴って、４通りとなる並列信号に対して、
４個の検出回路４４ａ〜４４ｄを設けることにより、フ
レーム同期信号を何れかの検出回路で検出することがで
きる。

制御回路５３は、フレーム同期信号を検出した検出回路
に対応してチャネル選択回路５４を制御し、初期位相ａ
の場合は、並列信号Ｄ１〜Ｄ４をチャネルＣＨＩ−ＣＨ
４に出力し、初期位相すの場合は、並列信号Ｄ４’、Ｄ
Ｉ〜Ｄ３をチャネルＣＨＩ〜ＣＨ４に出力し、初期位相
Ｃの場合は、並列信号Ｄ３’　、Ｄ４′、Ｄｉ　　Ｄ２
をチャネルＣＨＩ〜ＣＨ４に出力し、初期位相ｄの場合
は、並列信号”Ｄ２°、Ｄ３’　、Ｄ４’　、Ｄｉをチ
ャネルＣＨＩ〜ＣＨ４に出力することになる。

又フレームカウンタ４５は、インヒビット回路４８を介
して加えられる分周クロック信号をカウントし、フレー
ムパルスを不一致検出回路４６に加え、検出回路４４２
〜４４ｄの何れかからのフレーム同期信号の検出信号を
、オア回路５２を介して不一致検出回路４６に加えて、
フレームパルスのタイミングと一致するか否かを検出し
、不一致の場合は、同期保護回路４７からインヒビソト
信号が出力され、分周クロック信号が１ビツトだけフレ
ームカウンタ４５に加えられるのを禁止する。それによ
りフレームカウンタ４５からのフレームパルスの位相が
シフトすることになる。

〔発明が解決しようとする問題点〕

第３図に示す従来例は、１ビット即時シフト方式と称さ
れるものであり、同期引き込み時間は比較的速いが、イ
ンヒビット回路３８は、高速クロック信号に対応して動
作できる構成が必要であり、又フレームカウンタ３５．
不一致検出回路３６等を含む制御ループの遅延時間は、
高速クロ・ツク信号の１タイムスロツト以下にする必要
があることから、高速動作素子により構成する必要があ
り、従って、高価な構成となり、その上、高次群信号速
度が高くなると、論理回路の動作速度限界からハードウ
ェア実現上大きな困難となる欠点があった。

又第４図に示す従来例は、並列検出形像次群１ヒントシ
フト方式と称されるものであり、フレームカウンタ４５
．不一致検出回路４６等を含む制御ループの遅延時間は
、高速クロ・ツク信号をｌ／４に分周した分周クロック
信号に応じた制限があるだけとなり、インヒビソト回路
４８を含めて、比較的低速動作の素子で構成することが
できる。

しかし、フレーム同期信号を検出する為の検出回路４４
ａ〜４４ｂを多く必要とするので、集積回路化は困難と
なる欠点があった。

〔問題点を解決するための手段〕

本発明のフレーム同期制御方式は、多重分離されたｎ個
の低次群信号と、このｎ個の低次群信号中の（ｎ−１）
個を高次群換算でｎ−Ｔ遅延させた信号とにより（２ｎ
−１）個の並列低次群信号を形成する手段と、この（２
ｎ−１）個の並列低次群信号からｎ個の低次群信号を選
択出力する選択回路と、この選択回路からのｎ個の低次
群信号からフレーム同期信号を検出する検出手段と、こ
の検出手段の検出信号がフレームパルスのタイミングで
得られない時にフレームパルスのシフト制御を行い、こ
のシフト制御が１フレーム分行われた時に、選択回路に
於けるｎ個の低次群信号の選択切換えを行わせる制御手
段とを備えて、選択回路からのｎ個の低次群信号からフ
レーム同期信号を検出してフレーム同期をとるものであ
る。

〔作用〕

選択回路からのｎ個の並列低次群信号から１個の検出手
段によりフレーム同期信号を検出し、このフレーム同期
信号がフレームパルスのタイミングで検出できるように
フレームパルスのシフト制御ヲ行い、１フレーム分のフ
レームパルスのシフト制御によっても、フレーム同期が
とれない場合は、高次群信号から低次群信号に変換する
時の初期位相が相違するものであるから、＜２ｎ−１）
個の並列低次群信号からｎ個の並列低次群信号を選択出
力する選択回路を制御して選択切換えを行わせ、前述の
フレーム同期信号の検出が、フレームパルスのタイミン
グで行われるように、シフト制御を繰り返して、フレー
ム同期をとるものである。

〔実施例〕

以下図面を参照して、本発明の実施例について詳細に説
明する。

第１図は本発明の実施例のブロック図であり、１は高次
群信号の入力端子、２はシフトレジスタ等からなる直列
並列変換回路、３はランチ回路、４はフレーム同期信号
を検出する検出回路、５はフレームカウンタ、６はフレ
ーム同期信号の検出信号とフレームパルスとのタイミン
グの不一致を検出する不一致検出回路、７は同期保護回
路、８．１５はインヒビット回路、９はクロック信号を
１　／　ｎに分周する分周回路、１０はクロック信号の
入力端子、１１は遅延回路、１２はフレームカウンタ、
１３は制御回路、１４はチャネル選択回路、１６はイン
バータである。

直列並列変換回路２．ラッチ回路３１分周回路９、遅延
回路１１．チャネル選択回路１４は、前述の第４図に於
ける同一名称の回路構成と同一であり、ｎ＝４として、
入力端子１に加えられた高次群信号を４並列信号Ｄ１〜
Ｄ４に変換し、この４並列信号Ｄ１〜Ｄ４と、遅延回路
１１により遅延された信号Ｄ２’　〜Ｄ４’　とをチャ
ネル選択回路１４に加え、制御回路１３によりチャネル
選択回路、４カ、制御。、、７、ヶ、えｚｂｃＨ１〜。

□４　　　　　　　　″に出力される。このチャネル選
択回路１４で選択出力された信号を検出図、路４に加え
てフレーム同期信号を検出するものである。

第２図は、動作説明図であり、高次群信号の１フレーム
がＮビットから構成され、１／２フレーム毎に、フレー
ム同期信号として、００１１”と“ｌ　１００　”とが
交互に挿入されている場合を示すものである。この高次
群信号は、直列並列変換回路２により４並列信号Ｄ１〜
Ｄ４に変換されるので、高次群信号の１フレームは、低
次群信号ではＮ／４ビツトで１フレームが構成されるこ
とになり、フレーム同期信号も並列信号に変換されて、
検出回路４により“００１１°°及び“１１００”との
何れか或いは両方のフレーム同期信号の検出が行われる
ことになる。　　　　　　　　□フレームカウンタ５か
らのフレームパルスと、検出回路４による１フレーム毎
のフレーム同期信号の検出信号とのタイミングが不一致
であると、同期保護図ｉ７を介してインヒビット回路８
にインヒビット信号が加えられて、分周クロック信号が
１ビツト禁止され、フレームカウンタ５からのフレーム
パルスのシフトが行われる。このヨウナフレームパルス
のシフト制御は従来例と同様であるが、分周クロック信
号をインヒビソトしてフレームパルスをシフト制御する
回数を、フレームカウンタ１２によりカウントするもの
である。即ち、インヒビソト回路８にインヒビソト信号
を加えると、インヒビソト回路１５はインハ゛−夕１６
により開かれて、分周クロック信号がフレームカウンタ
１２に加えられ、カウントアンプされる。

このフレームカウンタ１２のカウント内容が１フレーム
分の内容、即ち、Ｎ／４となると、次のカウントアンプ
時に、制御回路１３に制御信号が加えられ、制御回路１
３はチャネル選択回路１４を制御して、遅延回路１１で
遅延された信号を含めて、（２ｎ−１）個の低次群信号
、即ち、７個の信号Ｄｉ　〜Ｄ４．　Ｄ２’　〜Ｄ４’
から、ｎ個の低次群信号、即ち、４個の信号の選択切換
えを行わせ為ものである。

第２図に於いて、高次群信号を（１）のように４ビソト
毎に並列信号に変換した場合、即ち、チャネル選択回路
１４で４個の信号を（１）のように４ビット区切で出力
した場合は、Ｎ／４回、フレームパルスのシフト制御を
行っても、“００１１”、“１１００””のフレーム同
期信号を検出することができない、二とになる。従って
、フレームカウンタ１２は１フレーム分に相当するＮ／
４ビツトの分周クロック信号をカウント内容た後、制御
回路Ｉ３に制御信号を加える。制御回路１３はチャネル
選択回路１４を制御して、次は、（２）のように４ビ。

、　　ト区切で出力する。この場合も、“００１１”。

“”１１００”のフレーム同期信号を検出することがで
きないことになり、フレームカウンタ１２のカウント内
容はＮ／４となる。次は、（３）のように４ビット区切
で出力され、その場合もフレーム同期信号を検出できな
いので、次は、（４）のように４ビット区切で出力され
、Ｎ／４ビット目で、パ００１１”のフレーム同期信号
をフレームパルスのタイミングで検出することができる
ことになる。

このように、１個の検出回路４によってフレーム同期信
号を検出し、フレームカウンタ１２により、フレームカ
ウンタ５からのフレームパルスのシフト制御が１フレー
ム分行われたことをカウントすると、チャネル切換回路
１４による並列信号の選択切換えを行って、フレーム同
期をとるものである。

前述の実施例は、４チヤネルＣＨＩ〜ＣＨ４の多重化及
び多重分離を行い、多重分離された低次群信号のフレー
ム同期信号を検出する場合についてのものであるが、多
重度を更に多くした場合にも適用することができること
は勿論である。

〔発明の効果〕

以上説明したように、本発明は、直列並列変換回路２等
により多重分離されたｎ個の低次群信号と、このｎ個の
低次群信号のうちの（ｎ−１）個を遅延回路１１等によ
り高次群換算でｎ−Ｔ遅延させた信号とによって（２ｎ
−１）個の並列低次群信号を形成する手段と、チャネル
選択回路１４等の（２ｎ−１）個の低次群信号からｎ個
の低次群信号を選択出力する選択回路と、検出回路４等
によるｎ個の低次群信号からフレーム同期信号を検出す
る検出手段と、この検出手段による検出信号がフレーム
パルスのタイミングと一致しない時に、インヒヒソト回
路８等によりフレームパルスのシフト制御を行い、この
シフト制御が１フレーム分に相当する回数行われたこと
を、フレームカウンタ１２等により識別して、制御回路
１３等により選択回路を制御して、ｎ個の低次群信号の
選択切換えを行う制御手段とを備えて、フレーム同期信
号を検出してフレーム同期をとるものであり、並列検出
形像次群１ビットシフト方式に比較して、フレーム同期
信号を検出する検出回路が１個で済むことになり、簡単
且つ経済的な構成となる利点がある。

又高速動作部分は、直列並列変換回路２と分周回路の初
段のみとなり、１ビット即時シフト方式に比較して、経
済的な構成とすることができる利点がある。

更に、同期引き込み時間は、１フレームのビット数Ｎを
１５３６、高次群信号の速度を３９７．２Ｍ　ｂ　／　
ｓとすると、１ビット即時シフト方式の場合は、２０１
．７μｓ、並列検出形像次群１ビットシフト方式の場合
は、２５０．７μｓ、本発明の実施例の場合には、２１
３．９μｓとなり、１ビット即時シフト方式に比較して
僅か遅いが、前述のように経済的な構成とすることがで
きる利点が大きいものである。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は動作説
明図、第３図は従来の１ヒント即時シフト方式のブロッ
ク図、第４図は従来の並列検出形１ビットシフト方式の
ブロック図、第５図及び第６図は動作説明図である。 １は高次群信号の入力端子、２は直列並列変換回路、３
はランチ回路、４はフレーム同期信号を検出する検出回
路、５はフレームカウンタ、６は不一致検出回路、７は
同期保護回路、８，１５はインヒビット回路、９は分周
回路、１０はクロック信号の入力端子、１１は遅延回路
、１２はフレームカウンタ、１３は制御回路、１４はチ
ャネル選択回路、１６はインバータである。

Claims (1)

【特許請求の範囲】
1. ｎ個の低次群信号を多重化して高次群信号を送出し、該
   高次群信号を受信してｎ個の低次群信号に多重分離し、
   該多重分離されたｎ個の低次群信号に含まれるフレーム
   同期信号を検出してフレーム同期をとる方式に於いて、
   多重分離されたｎ個の低次群信号と、該ｎ個の低次群信
   号中の（ｎ−１）個を高次群換算でｎ・Ｔ遅延させた信
   号とにより（２ｎ−１）個の並列の低次群信号を形成す
   る手段と、該（２ｎ−１）個の並列の低次群信号からｎ
   個の低次群信号を選択出力する選択回路と、該選択回路
   からのｎ個の低次群信号からフレーム同期信号を検出す
   る検出手段と、該検出手段の検出信号がフレームパルス
   のタイミングで得られない時に前記フレームパルスのシ
   フト制御を行い、且つ１フレーム分に相当するシフトが
   行われた時に、前記選択回路を制御してｎ個の低次群信
   号の選択切換えを行わせる制御手段とを備え、前記選択
   回路から出力されるｎ個の低次群信号からフレーム同期
   信号を検出してフレーム同期をとることを特徴とするフ
   レーム同期制御方式。