JPH0287733A - フレーム同期方法 - Google Patents
フレーム同期方法Info
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- JPH0287733A JPH0287733A JP63238862A JP23886288A JPH0287733A JP H0287733 A JPH0287733 A JP H0287733A JP 63238862 A JP63238862 A JP 63238862A JP 23886288 A JP23886288 A JP 23886288A JP H0287733 A JPH0287733 A JP H0287733A
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- JP
- Japan
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- frame
- circuit
- series
- serial
- frame synchronization
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- 238000000034 method Methods 0.000 claims description 20
- 238000006243 chemical reaction Methods 0.000 abstract description 20
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000000926 separation method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信に係シ、特にフレーム同期方式
に関するものである。
に関するものである。
多重変換装置の受信側において、受信符号列のフレーム
同期をとる場合、従来は第４図または第５図のブロック
図に示すようなフレーム同期回路が用いられている。
同期をとる場合、従来は第４図または第５図のブロック
図に示すようなフレーム同期回路が用いられている。
従来のフレーム同期方式の一例を示す第４図は、受信符
号列から直接、フレーム同期ビットを検出して同期をと
る方式である。
号列から直接、フレーム同期ビットを検出して同期をと
る方式である。
図において、２１は受信符号系列入力端子、２２はフレ
ーム同期回路、２３はこのフレーム同期回路２２の出力
を入力とする直並列変換回路（信号分離回路）、２４は
データ信号出力端子、２５はフレームパルス出力端子で
ある。
ーム同期回路、２３はこのフレーム同期回路２２の出力
を入力とする直並列変換回路（信号分離回路）、２４は
データ信号出力端子、２５はフレームパルス出力端子で
ある。
そして、この方式では、フレーム長をＮｏビットとする
と、最悪でもＮｏ−１ビツトだけ照合位置をシフトすれ
ば、同期位置に到達できるｂしたがって、最悪の平均同
期復帰時間を１フレ一ム周期まで短かくすることが可能
である。
と、最悪でもＮｏ−１ビツトだけ照合位置をシフトすれ
ば、同期位置に到達できるｂしたがって、最悪の平均同
期復帰時間を１フレ一ム周期まで短かくすることが可能
である。
また、信号分離回路（直並列変換回路）２３においては
、フレームパルスで分周回路（図示せず）を制御して各
チャンネルに正しい出力系列を得ることができる。
、フレームパルスで分周回路（図示せず）を制御して各
チャンネルに正しい出力系列を得ることができる。
従来のフレーム同期方式の他の例を示す第５図は、受信
符号列を先に信号分離回路（直並列変換回路）に入力し
て、ｒ個（ｒ：整数）の系列に分離し、それらを同時に
監視してフレーム同期をとる方式である。
符号列を先に信号分離回路（直並列変換回路）に入力し
て、ｒ個（ｒ：整数）の系列に分離し、それらを同時に
監視してフレーム同期をとる方式である。
図において、３１は受信符号系列入力端子、３２は直並
列変換回路（信号分離回路）、３３はこの直並列変換回
路３２の出力を入力とするフレーム同期回路、３４はデ
ータ信号出力端子、３５はフレームパルス出力端子、３
Ｂは分周回路制御信号である。
列変換回路（信号分離回路）、３３はこの直並列変換回
路３２の出力を入力とするフレーム同期回路、３４はデ
ータ信号出力端子、３５はフレームパルス出力端子、３
Ｂは分周回路制御信号である。
そして、この方式では、直並列変換回路３２の出力系列
（チャンネル）の並び方はサイクリックにｒ通υあり、
このうちただ１つの並び方の場合にのみフレーム同期が
とれる。したがって、一定時間の間にフレーム同期がと
れない場合には直並列変換回路３２の分周回路（図示せ
ず）を制御して出力系列の並び方を変えるよう罠なって
いる。
（チャンネル）の並び方はサイクリックにｒ通υあり、
このうちただ１つの並び方の場合にのみフレーム同期が
とれる。したがって、一定時間の間にフレーム同期がと
れない場合には直並列変換回路３２の分周回路（図示せ
ず）を制御して出力系列の並び方を変えるよう罠なって
いる。
上述した従来のフレーム同期方弐釦おいて超高速符号の
フレーム同期をとる場合には、以下に述べるよう々課題
がある。
フレーム同期をとる場合には、以下に述べるよう々課題
がある。
すなわち、まず、第４図に示すフレーム同期方式では、
受信符号列から直接フレーム同期ビットを検出するため
に、回路全体が超高速で動作しなければならず動作マー
ジンを碓保できないという課題がおった。また、場合に
よってはそのような超高速フレーム同期回路の実現自体
が不可能になるという課題があった。
受信符号列から直接フレーム同期ビットを検出するため
に、回路全体が超高速で動作しなければならず動作マー
ジンを碓保できないという課題がおった。また、場合に
よってはそのような超高速フレーム同期回路の実現自体
が不可能になるという課題があった。
つぎに、第５図に示すフレーム同期方式では、直並列変
換された後の比較的低速度の符号列を用いて同期をとる
ため、動作マージンは確保できるが、直並列変換の状態
によっては同期がとれない場合があるので、サイクリッ
クにチャンネルを入れ替えて同期位置を検出する必要が
ある。この操作は最悪ｒ−１回必要であり、その場合、
同期位置に到達するまでに受信符号列ｒフレーム分以上
の時間がかかる。したがって、この方式では、同期復帰
時間が大きいという課題があった。
換された後の比較的低速度の符号列を用いて同期をとる
ため、動作マージンは確保できるが、直並列変換の状態
によっては同期がとれない場合があるので、サイクリッ
クにチャンネルを入れ替えて同期位置を検出する必要が
ある。この操作は最悪ｒ−１回必要であり、その場合、
同期位置に到達するまでに受信符号列ｒフレーム分以上
の時間がかかる。したがって、この方式では、同期復帰
時間が大きいという課題があった。
本発明のフレーム同期方式は、フレームの先頭に同極性
のパルスがｒ個（ｒ：整数）２次いでそれとは逆極性の
パルスがｒ個、さらにフレームの巾後にフレームの先頭
のパルスと同極性のパルスがｒ−１個それぞれ集中的に
配置されたフレーム構成を用い、そのフレーム同期回路
において原信号をｒ個の系列に＠並列変換した後に同期
をとるようにしたものである。
のパルスがｒ個（ｒ：整数）２次いでそれとは逆極性の
パルスがｒ個、さらにフレームの巾後にフレームの先頭
のパルスと同極性のパルスがｒ−１個それぞれ集中的に
配置されたフレーム構成を用い、そのフレーム同期回路
において原信号をｒ個の系列に＠並列変換した後に同期
をとるようにしたものである。
本発明においては、直並列変換を行った後の比較的低速
度の符号列を用いて７ｖ−ム同期をとる。
度の符号列を用いて７ｖ−ム同期をとる。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明のフレーム同期方式に用いるフレーム構
成の例を示す図である。
成の例を示す図である。
図において、ｆはフレーム、Ｓはフレーム同期ビット、
■は情報ビットでちる。そして、フレームｆの先頭に４
ビツトのｒ １ ｊ 、 ４ビツトの「旧が並び、フレ
ームの最後には３ビツトの「１」が並んでいる。そして
、この合計１１個のビットをフレーム同期ビットＳとし
て用いる。
■は情報ビットでちる。そして、フレームｆの先頭に４
ビツトのｒ １ ｊ 、 ４ビツトの「旧が並び、フレ
ームの最後には３ビツトの「１」が並んでいる。そして
、この合計１１個のビットをフレーム同期ビットＳとし
て用いる。
ｔｇ２図は本発明によるフレーム同期方式の一実施例を
示すブロック図である。
示すブロック図である。
図において、１１は受信符号系列入力端子、１２は１：
４の直並列変換回路、１３はこの直並列変換回路１２の
出力を入力とするフレーム同期回路、１４はこのフレー
ム同期回路１３の出力側に接続されたチャンネル選択回
路、１５けデータ信号出力端子、１６はフレームパルス
出力端子である。
４の直並列変換回路、１３はこの直並列変換回路１２の
出力を入力とするフレーム同期回路、１４はこのフレー
ム同期回路１３の出力側に接続されたチャンネル選択回
路、１５けデータ信号出力端子、１６はフレームパルス
出力端子である。
Ｄ Ｉ ＋ Ｄ２・・ｅ Ｄｎはデータ信号を示す。
そして、フレームの先頭に同極性のパルスがｒ個（ｒ：
整数）１次いでそれとは逆極性のパルスがｒ １ｔｆｊ
、さらにフレームの最後にフレームの先頭のパルスと
同極性のパルスがｒ−１個それぞれ集中的に配置された
フレーム構成を用い、そのフレーム同期回路において原
信号をｒ個の系列に直並列変換した後に同期をとるよう
に構成されている。
整数）１次いでそれとは逆極性のパルスがｒ １ｔｆｊ
、さらにフレームの最後にフレームの先頭のパルスと
同極性のパルスがｒ−１個それぞれ集中的に配置された
フレーム構成を用い、そのフレーム同期回路において原
信号をｒ個の系列に直並列変換した後に同期をとるよう
に構成されている。
第３図は第１図のフレーム構成をもつ符号列を直並列変
換した結果の系列を示す図である。このＷＪ３図におい
て、軸）はフレーム先頭ビットを示す。
換した結果の系列を示す図である。このＷＪ３図におい
て、軸）はフレーム先頭ビットを示す。
つぎに第２図に示す実施例の動作を第３図を参照して説
明する。
明する。
受信符号系列入力端子１１からの受信符号列は１：４の
直並列変換回路１２によってデータ信号ＤＩ ＋ Ｄ２
＋ ０３＋ Ｄ４の４系列に分離される。その並び方
は直並列変換の状態によって４通シあ夛、それらを第３
図の（ａ） 、 （ｂ） 、 （ｃ） 、 （ｄ）に示
す。そして、この４通シのどの場合にも、１フレームに
１回４つの系列が同時に「１」となるタイムスロットが
ある。このタイムスロットをフレーム同期回路１３で検
出して同期をとつ九後に、チャンネル選択回路１４でチ
ャンネルの識別をして出力の並べ替えを行う。
直並列変換回路１２によってデータ信号ＤＩ ＋ Ｄ２
＋ ０３＋ Ｄ４の４系列に分離される。その並び方
は直並列変換の状態によって４通シあ夛、それらを第３
図の（ａ） 、 （ｂ） 、 （ｃ） 、 （ｄ）に示
す。そして、この４通シのどの場合にも、１フレームに
１回４つの系列が同時に「１」となるタイムスロットが
ある。このタイムスロットをフレーム同期回路１３で検
出して同期をとつ九後に、チャンネル選択回路１４でチ
ャンネルの識別をして出力の並べ替えを行う。
ここで、チャンネルの識別は、フレーム同期ビットの「
Ｏ」のビットが各チャンネルにどのような位相関係で現
われているかを監視することによって可能である。
Ｏ」のビットが各チャンネルにどのような位相関係で現
われているかを監視することによって可能である。
そして、このフレーム同期方式は、直並列変換の状態に
よらずにフレーム同期位置を検出することができ同期位
置の検出過程においてチャンネルの入れ替えを必要とし
ない。
よらずにフレーム同期位置を検出することができ同期位
置の検出過程においてチャンネルの入れ替えを必要とし
ない。
以上説明したように本発明は、直並列変換を行った後の
比較的低速度の符号列を用いてフレーム同期をとる方式
であり、超高速符号に対しても、動作マージンの大きな
フレーム同期回路を実現することができる効果がある。
比較的低速度の符号列を用いてフレーム同期をとる方式
であり、超高速符号に対しても、動作マージンの大きな
フレーム同期回路を実現することができる効果がある。
しかも、同期位置の検出過程においてチャンネルの入れ
替えを必要としないため、受信符号列から直接フレーム
同期をとる場合と同等の同期復帰特性を実現できるとい
う効果がある。
替えを必要としないため、受信符号列から直接フレーム
同期をとる場合と同等の同期復帰特性を実現できるとい
う効果がある。
第１図は本発明のフレーム同期方式に用いるフレーム構
成の例を示す図、第２図は本発明によるフレーム同期方
式の一実施例を示すブロック図、第３図は第１図のフレ
ーム構成をもつ符号列を直並列変換した結果の系列を示
す図、第４図、第５図は従来のフレーム同期方式の例を
示すブロック図である。 １１・・・・受信符号系列入力端子、１２・・・・直並
列変換回路、１３・・・・フレーム同期回路、１４・・
・・チャンネル選択回路、１５−・・・データ信号出力
端子、１６・・・・フレームパルス出力端子。 第１図
成の例を示す図、第２図は本発明によるフレーム同期方
式の一実施例を示すブロック図、第３図は第１図のフレ
ーム構成をもつ符号列を直並列変換した結果の系列を示
す図、第４図、第５図は従来のフレーム同期方式の例を
示すブロック図である。 １１・・・・受信符号系列入力端子、１２・・・・直並
列変換回路、１３・・・・フレーム同期回路、１４・・
・・チャンネル選択回路、１５−・・・データ信号出力
端子、１６・・・・フレームパルス出力端子。 第１図
Claims (1)
- フレームの先頭に同極性のパルスがｒ個（ｒ：整数）、
次いでそれとは逆極性のパルスがｒ個、さらにフレーム
の最後にフレームの先頭のパルスと同極性のパルスがｒ
−１個それぞれ集中的に配置されたフレーム構成を用い
、そのフレーム同期回路において原信号をｒ個の系列に
直並列変換した後に同期をとるようにしたことを特徴と
するフレーム同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238862A JP2527005B2 (ja) | 1988-09-26 | 1988-09-26 | フレ―ム同期方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238862A JP2527005B2 (ja) | 1988-09-26 | 1988-09-26 | フレ―ム同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287733A true JPH0287733A (ja) | 1990-03-28 |
| JP2527005B2 JP2527005B2 (ja) | 1996-08-21 |
Family
ID=17036367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63238862A Expired - Lifetime JP2527005B2 (ja) | 1988-09-26 | 1988-09-26 | フレ―ム同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527005B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393082B1 (en) | 1997-11-06 | 2002-05-21 | Nec Corporation | Signal synchronism detecting circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615641A (ja) * | 1984-06-20 | 1986-01-11 | Fujitsu Ltd | フレ−ム同期制御方式 |
-
1988
- 1988-09-26 JP JP63238862A patent/JP2527005B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615641A (ja) * | 1984-06-20 | 1986-01-11 | Fujitsu Ltd | フレ−ム同期制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393082B1 (en) | 1997-11-06 | 2002-05-21 | Nec Corporation | Signal synchronism detecting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2527005B2 (ja) | 1996-08-21 |
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