JP2527005B2 - フレ―ム同期方法 - Google Patents
フレ―ム同期方法Info
- Publication number
- JP2527005B2 JP2527005B2 JP63238862A JP23886288A JP2527005B2 JP 2527005 B2 JP2527005 B2 JP 2527005B2 JP 63238862 A JP63238862 A JP 63238862A JP 23886288 A JP23886288 A JP 23886288A JP 2527005 B2 JP2527005 B2 JP 2527005B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- frame synchronization
- polarity
- serial
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデイジタル通信に係り、特にフレーム同期方
法に関するものである。
法に関するものである。
多重変換装置の受信側において、受信符号列のフレー
ム同期をとる場合、従来は第４図または第５図のブロツ
ク図に示すようなフレーム同期回路が用いられている。
ム同期をとる場合、従来は第４図または第５図のブロツ
ク図に示すようなフレーム同期回路が用いられている。
従来のフレーム同期方式の一例を示す第４図は、受信
符号列から直接、フレーム同期ビツトを検出して同期を
とる方式である。
符号列から直接、フレーム同期ビツトを検出して同期を
とる方式である。
図において、21は受信符号系列入力端子、22はフレー
ム同期回路、23はこのフレーム同期回路22の出力を入力
とする直並列変換回路（信号分離回路）、24はデータ信
号出力端子、25はフレームパルス出力端子である。
ム同期回路、23はこのフレーム同期回路22の出力を入力
とする直並列変換回路（信号分離回路）、24はデータ信
号出力端子、25はフレームパルス出力端子である。
そして、この方式では、フレーム長をNoビツトする
と、最悪でもNo−１ビツトだけ照合位置をシフトすれ
ば、同期位置に到達できる。したがつて、最悪の平均同
期復帰時間を１フレーム周期まで短かくすることが可能
である。
と、最悪でもNo−１ビツトだけ照合位置をシフトすれ
ば、同期位置に到達できる。したがつて、最悪の平均同
期復帰時間を１フレーム周期まで短かくすることが可能
である。
また、信号分離回路（直並列変換回路）23において
は、フレームパルスで分周回路（図示せず）を制御して
各チヤンネルに正しい出力系列を得ることができる。
は、フレームパルスで分周回路（図示せず）を制御して
各チヤンネルに正しい出力系列を得ることができる。
従来のフレーム同期方式の他の例を示す第５図は、受
信符号列を先に信号分離回路（直並列変換回路）に入力
して、ｒ個（r:整数）の系列に分離し、それらを同時に
監視してフレーム同期をとる方式である。
信符号列を先に信号分離回路（直並列変換回路）に入力
して、ｒ個（r:整数）の系列に分離し、それらを同時に
監視してフレーム同期をとる方式である。
図において、31は受信符号系列入力端子、32は直並列
変換回路（信号分離回路）、33はこの直並列変換回路32
の出力を入力とするフレーム同期回路、34はデータ信号
出力端子、35はフレームパルス出力端子、36は分周回路
制御信号である。
変換回路（信号分離回路）、33はこの直並列変換回路32
の出力を入力とするフレーム同期回路、34はデータ信号
出力端子、35はフレームパルス出力端子、36は分周回路
制御信号である。
そして、この方式では、直並列変換回路32の出力系列
（チヤンネル）の並び方はサイクリツクにｒ通りあり、
このうちただ１つの並び方の場合にのみフレーム同期が
とれる。したがつて、一定時間の間にフレーム同期がと
れない場合には直並列変換回路32の分周回路（図示せ
ず）を制御して出力系列の並び方を変えるようになつて
いる。
（チヤンネル）の並び方はサイクリツクにｒ通りあり、
このうちただ１つの並び方の場合にのみフレーム同期が
とれる。したがつて、一定時間の間にフレーム同期がと
れない場合には直並列変換回路32の分周回路（図示せ
ず）を制御して出力系列の並び方を変えるようになつて
いる。
上述した従来のフレーム同期方式において超高速符号
のフレーム同期をとる場合には、以下に述べるような課
題がある。
のフレーム同期をとる場合には、以下に述べるような課
題がある。
すなわち、まず、第４図に示すフレーム同期方式で
は、受信符号列から直接フレーム同期ビツトを検出する
ために、回路全体が超高速で動作しなければならず動作
マージンを確保できないという課題があつた。また、場
合によつてはそのような超高速フレーム同期回路の実現
自体が不可能になるという課題があつた。
は、受信符号列から直接フレーム同期ビツトを検出する
ために、回路全体が超高速で動作しなければならず動作
マージンを確保できないという課題があつた。また、場
合によつてはそのような超高速フレーム同期回路の実現
自体が不可能になるという課題があつた。
つぎに、第５図に示すフレーム同期方式では、直並列
変換された後の比較的低速度の符号列を用いて同期をと
るため、動作マージンは確保できるが、直並例変換の状
態によつては同期がとれない場合があるので、サイクリ
ツクにチヤンネルを入れ替えて同期位置を検出する必要
がある。この操作は最悪ｒ−１回必要であり、その場
合、同期位置に到達するまでに受信符号列ｒフレーム分
以上の時間がかかる。したがつて、この方式では、同期
復帰時間が大きいという課題があつた。
変換された後の比較的低速度の符号列を用いて同期をと
るため、動作マージンは確保できるが、直並例変換の状
態によつては同期がとれない場合があるので、サイクリ
ツクにチヤンネルを入れ替えて同期位置を検出する必要
がある。この操作は最悪ｒ−１回必要であり、その場
合、同期位置に到達するまでに受信符号列ｒフレーム分
以上の時間がかかる。したがつて、この方式では、同期
復帰時間が大きいという課題があつた。
本発明のフレーム同期方法は、受信符号列は、フレー
ムの先頭に第１の極性のパルスがｒ個（r:整数），次い
で第１の極性とは逆極性の第２の極性のパルスがｒ個，
さらにフレームの最後に第１の極性のパルスがｒ−１個
それぞれ集中的に配置されたフレーム構成を有し、受信
符号列をｒ個の系列に直並列変換し、すべての系列から
の第１の極性の同時検出に応じて同期をとるようにした
ものである。
ムの先頭に第１の極性のパルスがｒ個（r:整数），次い
で第１の極性とは逆極性の第２の極性のパルスがｒ個，
さらにフレームの最後に第１の極性のパルスがｒ−１個
それぞれ集中的に配置されたフレーム構成を有し、受信
符号列をｒ個の系列に直並列変換し、すべての系列から
の第１の極性の同時検出に応じて同期をとるようにした
ものである。
本発明においては、直並列変換を行つた後の比較的低
速度の符号列を用いてフレーム同期をとる。
速度の符号列を用いてフレーム同期をとる。
以下、図面に基づき本発明の実施例を詳細に説明す
る。
る。
第１図は本発明のフレーム同期方法に用いるフレーム
構成の例を示す図である。
構成の例を示す図である。
図において、ｆはフレーム、Ｓはフレーム同期ビツ
ト、Ｉは情報ビツトである。そして、フレームｆの先頭
に４ビット（ｒ＝４）の「１」（第１の極性）,4ビット
の「０」（第２の極性）が並び、フレームの最後には３
ビットの「１」（第１の極性）が並んでいる。そして、
この合計11個のビツトをフレーム同期ビツトＳとして用
いる。
ト、Ｉは情報ビツトである。そして、フレームｆの先頭
に４ビット（ｒ＝４）の「１」（第１の極性）,4ビット
の「０」（第２の極性）が並び、フレームの最後には３
ビットの「１」（第１の極性）が並んでいる。そして、
この合計11個のビツトをフレーム同期ビツトＳとして用
いる。
第２図は本発明によるフレーム同期方法の一実施例を
示すブロツク図である。
示すブロツク図である。
図において、11は受信符号系列入力端子、12は1:4の
直並列変換回路、13はこの直並列変換回路12の出力を入
力とするフレーム同期回路、14はこのフレーム同期回路
13の出力側に接続されたチヤンネル選択回路、15はデー
タ信号出力端子、16はフレームパルス出力端子である。
D1,D2…Dnはデータ信号を示す。
直並列変換回路、13はこの直並列変換回路12の出力を入
力とするフレーム同期回路、14はこのフレーム同期回路
13の出力側に接続されたチヤンネル選択回路、15はデー
タ信号出力端子、16はフレームパルス出力端子である。
D1,D2…Dnはデータ信号を示す。
そして、フレームの先頭に同極性のパルスがｒ個（r:
整数），次いでそれとは逆極性のパルスがｒ個，さらに
フレームの最後にフレームの先頭のパルスと同極性のパ
ルスがｒ−１個それぞれ集中的に配置されたフレーム構
成を用い、そのフレーム同期回路において原信号をｒ個
の系列に直並列変換した後に同期をとるように構成され
ている。
整数），次いでそれとは逆極性のパルスがｒ個，さらに
フレームの最後にフレームの先頭のパルスと同極性のパ
ルスがｒ−１個それぞれ集中的に配置されたフレーム構
成を用い、そのフレーム同期回路において原信号をｒ個
の系列に直並列変換した後に同期をとるように構成され
ている。
第３図は第１図のフレーム構成をもつ符号列を直並列
変換した結果の系列を示す図である。この第３図におい
て、（Ｆ）はフレーム先頭ビツトを示す。
変換した結果の系列を示す図である。この第３図におい
て、（Ｆ）はフレーム先頭ビツトを示す。
つぎに第２図に示す実施例の動作を第３図を参照して
説明する。
説明する。
受信符号系列入力端子11からの受信符号列は1:4の直
並列変換回路12によつてデータ信号D1,D2,D3,D4の４系
列に分離される。その並び方は直並列変換の状態によつ
て４通りあり、それらを第３図の（ａ），（ｂ），
（ｃ），（ｄ）に示す。そして、この４通りのどの場合
にも、１フレームに１回４つの系列が同時に「１」（第
１の極性）となるタイムスロツトがある。このタイムス
ロツトをフレーム同期回路13で検出して同期をとつた後
に、チヤンネル選択回路14でチヤンネルの識別をして出
力の並べ替えを行う。
並列変換回路12によつてデータ信号D1,D2,D3,D4の４系
列に分離される。その並び方は直並列変換の状態によつ
て４通りあり、それらを第３図の（ａ），（ｂ），
（ｃ），（ｄ）に示す。そして、この４通りのどの場合
にも、１フレームに１回４つの系列が同時に「１」（第
１の極性）となるタイムスロツトがある。このタイムス
ロツトをフレーム同期回路13で検出して同期をとつた後
に、チヤンネル選択回路14でチヤンネルの識別をして出
力の並べ替えを行う。
ここで、チヤンネルの識別は、フレーム同期ビツトの
「０」のビツトが各チヤンネルにどのような位相関係で
現われているかを監視することによつて可能である。
「０」のビツトが各チヤンネルにどのような位相関係で
現われているかを監視することによつて可能である。
そして、このフレーム同期方法は、直並列変換の状態
によらずにフレーム同期位置を検出することができ同期
位置の検出過程においてチヤンネルの入れ替えを必要と
しない。
によらずにフレーム同期位置を検出することができ同期
位置の検出過程においてチヤンネルの入れ替えを必要と
しない。
以上説明したように本発明は、直並列変換を行つた後
の比較的低速度の符号列を用いてフレーム同期をとる方
法であり、超高速符号に対しても、動作マージンの大き
なフレーム同期回路を実現することができる効果があ
る。しかも、同期位置の検出過程においてチヤンネルの
入れ替えを必要としないため、受信符号列から直接フレ
ーム同期をとる場合と同等の同期復帰特性を実現できる
という効果がある。
の比較的低速度の符号列を用いてフレーム同期をとる方
法であり、超高速符号に対しても、動作マージンの大き
なフレーム同期回路を実現することができる効果があ
る。しかも、同期位置の検出過程においてチヤンネルの
入れ替えを必要としないため、受信符号列から直接フレ
ーム同期をとる場合と同等の同期復帰特性を実現できる
という効果がある。
【図面の簡単な説明】 第１図は本発明のフレーム同期方法に用いるフレーム構
成の例を示す図、第２図は本発明によるフレーム同期方
法の一実施例を示すブロツク図、第３図は第１図のフレ
ーム構成をもつ符号列を直並列変換した結果の系列を示
す図、第４図，第５図は従来のフレーム同期方式の例を
示すブロツク図である。 11……受信符号系列入力端子、12……直並列変換回路、
13……フレーム同期回路、14……チヤンネル選択回路、
15……データ信号出力端子、16……フレームパルス出力
端子。
成の例を示す図、第２図は本発明によるフレーム同期方
法の一実施例を示すブロツク図、第３図は第１図のフレ
ーム構成をもつ符号列を直並列変換した結果の系列を示
す図、第４図，第５図は従来のフレーム同期方式の例を
示すブロツク図である。 11……受信符号系列入力端子、12……直並列変換回路、
13……フレーム同期回路、14……チヤンネル選択回路、
15……データ信号出力端子、16……フレームパルス出力
端子。
Claims (1)
- 【請求項１】連続するフレームからなる受信符号列のフ
レーム同期をとるフレーム同期方法において、 前記受信符号列は、フレームの先頭に第１の極性のパル
スがｒ個（r:整数），次いで前記第１の極性とは逆極性
の第２の極性のパルスがｒ個，さらにフレームの最後に
前記第１の極性のパルスがｒ−１個それぞれ集中的に配
置されたフレーム構成を有し、 前記受信符号列をｒ個の系列に直並列変換し、前記すべ
ての系列からの前記第１の極性の同時検出に応じて同期
をとるようにしたことを特徴とするフレーム同期方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238862A JP2527005B2 (ja) | 1988-09-26 | 1988-09-26 | フレ―ム同期方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238862A JP2527005B2 (ja) | 1988-09-26 | 1988-09-26 | フレ―ム同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287733A JPH0287733A (ja) | 1990-03-28 |
| JP2527005B2 true JP2527005B2 (ja) | 1996-08-21 |
Family
ID=17036367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63238862A Expired - Lifetime JP2527005B2 (ja) | 1988-09-26 | 1988-09-26 | フレ―ム同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527005B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3094973B2 (ja) | 1997-11-06 | 2000-10-03 | 日本電気株式会社 | 信号同期検出回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615641A (ja) * | 1984-06-20 | 1986-01-11 | Fujitsu Ltd | フレ−ム同期制御方式 |
-
1988
- 1988-09-26 JP JP63238862A patent/JP2527005B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0287733A (ja) | 1990-03-28 |
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