RU1795556C - Декодер балансного кода - Google Patents

Abstract

Изобретение относитс  к технике св зи, в частности, к технике передачи сигналов с использованием кодов вида ЗВ4В, и может использоватьс  при разработке цифровых систем передачи информации по электрическим и оптическим кабел м, Целью изобретени   вл етс  повышение помехоустойчивости за счет минимизации коэффициента размножени  ошибок. В декодер, содержащий регенератор 1, управл емый делитель частоты на два 7, блок 12 обнаружени  признаков тройного синхросигнала и накопитель 15, введекы блок 2 определени  признаков двоичного синхросигнала, формирователь 9 от- носительного троичного сигнала, формирователь 10 троичного сигнала, второй управл емый 8 делитель частоты на два, второй накопитель 11, формирователи 16, 17 и 21 импульсов, параллельные регистры 18 и 22, формирователь двоичного сигнала 19 и умножитель частоты на три. 3 з.п, ф-лы, 5 ил., 12 табл.

Description

фиг.1 .

Изобретение относитс  к технике св зи , в частности к технике передачи сигналов с использованием кодов видаЗВ4В, и может использоватьс  при разработке цифровых систем передачи информации по электрическим и оптическим кабел м.

Известен декодер кода ЗВ4В, недостатком которого декодера  вл етс  низка  помехоустойчивость , обусловленна  высоким коэффициентом размножени  ошибок при декодировании (1,55).

Наиболее близким по технической сущности к предлагаемому устройству  вл етс  устройство блочной синхронизации. Устройство содержит регенератор, блок обнаружени  признака синхросигнала, управл емый делитель частоты и накопитель .

Недостатком известного декодера  вл етс  низка  помехоустойчивость, св занна  с достаточно высоким коэффициентом размножени  ошибок, а также невозможность декодировани  сигнала ЗВ2Т(0)-ОТБС.

Целью изобретени   вл етс  повышение помехоустойчивости за счет минимизации коэффициента размножени  ошибок.

Это достигаетс  тем, что в декодере баг- лансного кода, содержащий регенератор, тактовый выход которого подключен к тактовому входу первого управл емого делител  частоты, блок обнаружени  признаков троичного синхросигнала, первый выход которого подключен к первому входу первого накопител , введены формирователь относительного троичного сигнала, формирователь троичного сигнала, параллельный регистр, формирователь двоичного сигнала, умножитель частоты, параллельно-последовательный регистр, второй накопитель, второй управл емый делитель частоты, первый-третий формирователи импульсов и блок определени  признаков двоичного синхросигнала, информационный и тактовый входы которого подключены соответственно к информационному и тактовому выходам регенератора, пр мой выход первого управл емого делител  частоты подключен к тактовым входам второго управл емого делител  частоты, формировател  относительного троичного сигнала, формировател  троичного сигнала, блока обнаружени  признаков троичного синхросигнала и второму тактовому входу блока определени  признаков двоичного синхросигнала , счетный выход, выход сброса и информационные выходы которого подключены соответственно к счетному входу сброса второго накопител  и информационным входам формировател  относительного троичного сигнала, выходы

которого подключены к информационным входам блока обнаружени  признаков троичного синхросигнала, вторые входы которого подключены к информационным входам параллельного регистра, выходы которого подключены к соответствующим входам формировател  двоичного сигнала, выходы которого подключены к информационным входам параллельно-последователь0

ного регистра, выход которого  вл етс 

выходом декодера, балансного кода, выход вто- ( р ого накопител  через третий формирователь импульсов подключен к управл ющему входу перврго управл емого делител  час5 тоты, инверсный выход которого подключен к третьему тактовому входу блока определени  признаков двоичного синхросигнала, выходы первого накопител , умножител  частоты и второго формировател  импуль0 сов подключены соответственно к входу первого формировател  импульсов, первому и второму тактовым входам параллельно- последовательного регистра, выход Первого формировател  импульсов подключен к уп5 равл ющему входу второго управл емого делител  частоты, выход которого подключен к тактовому входу параллельного регистра , второму входу первого накопител  и входам умножител  частоты и второго фор0 мировател  импульсов.

Кроме того, блок обнаружени  признаков троичного синхросигнала содержит последовательно соединенные последовательный регистр , соединенный информационными и

5 тактовым входами с информационными и тактовым входам блока обнаружени  признаков троичного синхросигнала, а информационными выходами с вторыми выходами блока обнаружени  признаков троичного

0 синхросигнала, и дешифратор, выход которого соединен с первым выходом блок обнаружени  признаков троичного синхросигнала, кроме того блок определени  признаков двоичного синхросигнала содержит последова5 тельно соединенные последовательный регистр, соединенный входами с соответствующими информационными и первым тактовым входами блока определени  признаков двоичного синхросигнала, и параллельный

0 регистр, соединенный вторым и третьим выходами с информационными выходами блока определени  признаков двоичного синхросигнала , первый и второй обнаружители нарушени  чередовани  пол рностей

5 троичных нулей, соединенные выходами соответственно с выходом сброса и счетным выходом блока определени  признаков двоичного синхросигнала, первым информаци- оннымвходом соединенные соответственно с первым и третьим выходами параллельного регистра, вторыми информационными входами соединенные с вторым выходом параллельного регистра, причем тактовый вход параллельного регистра соединен с тактовым входом первого обнаружител  нарушений чередовани  пол рностей троичных нулей и с вторым тактовым входом блока определени  признаков двоичного синхросигнала, а тактовый вход второго обнаружител  нарушени  чередовани  пол рностей троичных нулей соединен с третьим тактовым входом блока определени  признаков двоичного сигнала.

Кроме того, каждый обнаружитель нарушени  чередовани  пол рностей троичных нулей содержит два канала, состо щих из последовательно соединенных схем совпадени , первого и второго триггеров и формировател  импульсов, а также элемент ИЛИ, выход которого соединен с выходом обнаружител  нарушени  чередовани  пол рностей троичных нулей, причем два инвертирующих входа схемы совпадени  одного канала и два входа совпадени  другого канала соединены с информационными входами обнаружител  нарушени  чередовани  пол рностей троичных кулей, третьи входы обоих схем совпадени  соединены с тактовым входом обнаружител  нарушени  чередовани  пол рностей троичных нулей, выход схемы совпадени  первого канала соединен с тактовым входом второго триггера этого канала и с входом установки в нуль первого триггера второго канала, и выход схемы совпадени  второго канала подключен к тактовому входу второго триггера этого канала и к входу установки в нуль первого триггера первого канала, информационный вход которого, как и информационный вход первого триггера второго канала подключены к шине питани , кроме того выход формировател  импульсов первого- канала соединен с первым входом элемента ИЛИ и с входом установки в нуль второго триггера этого канала, а выход формировател  импульсов второго канала подключен к второму входу элемента ИЛИ и к входу установки в нуль второго триггера этого канала.

На фиг. 1 приведена структурна  электрическа  схема декодера балансного кода; на фиг. 2.0 и 2.1 - временные диаграммы, по сн ющие работу декодера; на фиг. 3 - один из возможных вариантов структурной электрической схемы обнаружител  нарушений чередовани  пол рностей троичных нулей; на фиг. 4 - один из возможных вариантов структурной электрической схемы формировател  относительного троичного сигнала: на фиг. 5 - формирователь троичного сигнала.

Декодер балансного кода (фиг. 1) содер-. жит регенератор 1, тактовый выход которого подключен к .тактовому входу первого управл емого делител  2 частоты,блокЗ обна- 5 ружени  признаков троичного синхросигнала, первый выход подключен к первому входу первого накопител  4, формирователь 5 относительного троичного сигнала, формирователь 6 троичного сигна0 ла, параллельный регистр 7, формирователь 8 двоичного сигнала, умножитель 9 частоты, параллельно-последовательный регистр 10, второй накопитель 11, второй управл емый делитель 12 частоты, первый, второй, третий

5 формирователи 13. 14, 15 импульсов и блок 16 определени  признаков двоичного синхросигнала ,

В декодере балансного кода информационный и первый тактовый входы блока 16

0 определени  признаков двоичного синхросигнала подключены соответственно к информационному и тактовому выходам регенератора 1, пр мой выход первого управл емого делител  2 частоты подключен к

5. тактовым входам второго управл емого де - лител  частоты 12, формировател  5 относи- тельноготроичного сигнала, формировател  6 троичного сигнала, блока 3 обнаружени  признаков троичного синх0 росигнала и второму тактовому входу блока 16 определени  признаков двоичного синхросигнала . Счетный выход, выход сброса и информационные выходы блока 16 определени  признаков двоичного синхросигнала

5 подключены соответственно к счетному входу и входу сброса второго накопител  11 и информационным входам формировател  5 относительного троичного сигнала, выходы которого подключены к информационным

0 входам формировател  6 троичного сигнала , выходы которого в свою очередь подключены к информационным входам блока 3 обнаружени  признаков троичного сигнала, вторые выходы которого подключены к информационным входам параллельного регистра 7, выходы которого подключены к соответствующим входам формировател  8 двоичного сигнала, выходы которого подключены к информационным входам парал0 лельно-последовательного регистра 10, выход которого  вл етс  выходом декодера балансного кода.

Выход второго накопител  11 через третий формирователь 15 импульсов подклю5 чем к управл ющему входу первого управл емого делител  2 частоты, инверсный выход которого подключен к третьему тактовому входу блока 16 определени  признаков двоичного синхросигнала, выходы первого накопител  4. умножител  9 частоты и второго формировател  14 импульсов подключены соответственно ко входу первого формировател  13 импульсов, первому и второму тактовым входам параллельно- последовательного регистра 10, выход первого формировател  13 импульсов подключен к управл ющему входу второго управл емого делител  12 частоты, выход которого подключен к тактовому входу параллельного регистра 7, второму входу первого накопител  4 и входам умножител  9 частоты и второго формировател  14 импульсов .

Блок обнаружени  признаков троичного синхросигнала 3 содержит последовательно соединенные последовательный регистр 17, соединенный информационными и тактовым входами с информационными и тактовым входами блока обнаружени  признаков троичного синхросигнала 3, а информационными выходами с вторыми выходами блока 3 обнаружени  признаков троичного синхросигнала и дешифратор 18, выход которого соединен с первым выходом блока 3 обнаружени  признаков троичного синхросигнала.

Декодер балансного кода содержит также блок 16 определени  признаков двоичного синхросигнала, в который вход т последовательно соединенные последовательный регистр 19, соединенный входами с соответствующими информационным и первым тактовым входом блока 16 определени  признаков двоичного синхросигнала, и параллельный регистр 20, соединенный вторым и третьим выходами с информационными выходами блока 16 определени  признаков двоичного синхросигнала, первый и второй обнаружители 21 и 22 нарушени  чередовани  пол рностей троичных нулей, соединенные выходами соответственное выходом сброса и счетным выходом блока 16 определени  признаков двоичного синхросигнала, первым информационным входом соединённые соответственно с первым и третьим выходами параллельного регистра 20, вторыми информационными входами соединенные с вторым выходом параллельного регистра 20. причем такто- в, параллельного регистра 20 соединен с тактовым входом первого обнаружител  21 нарушений чередовани  пол рностей троичных нулей и с вторым тактовым входом блока 16 определени  признаков двоичного синхросигнала, а тактовый вход второго обнаружител  22 нарушени  чередовани  пол рностей троичных нулей соединен с третьим тактовым входом блока 16 определени  признаков двоичного сигнала.

Обнаружители 21 и 22 нарушени  чередовани  пол рностей троичных нулей содержит два канала, состо щих из последовательно соединенных схем совпадени  23 (24), первого и второго триггеров 25 (26) и 27 (28) и формировател  29 (30) импульсов, а также элемент ИЛИ 31, выход которого соединен с выходом обнаружител  21 (22) нарушени  чередовани  пол рно0 стей троичных нулей, причем два инвертирующих входа схемы 23 совпадени  одного канала и два входа схемы 24 совпадени  другого канала соединены с информационными входами обнаружител  21 (22)наруше5 ни  чередовани  пол рностей троичных нулей , третьи входы схем 23 и 24 совпадени  соединены с тактовым входом обнаружител  21 (22) нарушени  чередовани  пол рностей троичных нулей, выход схемы

0 23 совпадени  первого канала соединен с тактовым входом второго триггера 27 этого канала и с входом установки в нуль первого триггера 26 второго канала и выход схемы 24 совпадени  второго канала подключен к

5 тактовому входу второго триггера 28 этого канала и к входу установки в нуль первого триггера 25 первого канала, информационный вход которого, как и информационный вход первого триггера 26 второго канала,

0 подключены к шине питани , кроме того выход формировател  импульсов первого канала соединен с первым входом элемента 31 ИЛИ и с входом установки в нуль второго 27 триггера этого канала, и выход формиро5 вател  30 импульсов второго канала подключен к второму входу элемента ИЛИ 31 и к входу установки в нуль второго триггера 28 этого канала.

Дл  по снени  принципа работы пред0 ложенного декодера балансного кода приводитс  алгоритм формировани  сигнала ЗВ2Т(0)-ОТБС.

. Исходный двоичный сигнал раздел етс  на передающей стороне на группы, со5 сто щие из 3-х двоичных символов (3В) и кажда  группа преобразуетс  в троичную группу, содержащую 2 символа, в соответствии с кодовой таблицей (табл. 1), обладающей при выбранном алгоритме

0 минимальным коэффициентом размножени  ошибок.

Сущность относительного метода формировани  троичных символов заключаетс  в суммировании по модулю три данного тро5 ичного символа кода ЗВ2Т и предыдущего троичного (относительного символа кода ЗВ2Т(0).

Формирование троичных символов из относительных троичных символов осуществл етс  в соответствии с табл. 2.

При передачи троичных символов методом ОТБС каждый троичный символ переда- етс  двум  двоичными символами.

Оптимальным (с точки зрени  минимизации коэффициента размножени  ошибок) алгоритмом ТОБС (относительный трехпози- ционный биимпульсный сигнал)  вл етс  следующий: при передаче троичного нул  оба двоичных символа одинаковы и отличаютс  от двоичных символов предыдущего троичного нул ; при передаче троичной единицы каждый двоичный символ отличаетс  от -предыдущего; при передаче троичной двойки первый двоичный символ совпадает с предыдущим двоичным символом, а второй - отличаетс .

Как следует из приведенного алгоритма формировани  сигнала ЗВ2Т(0)-ОТБС, в этом сигнале заложено чередование пар двоичных символов, так как троичный нуль может быть представлен в виде 11 или 00. Если же границы групп, состо щих из двух символов, будут смещены на один тактовый интервал, то будут возникать нарушени  чередований пар двоичных символов 11 и 00. Этот признак положен в основу синхронизации сигнала ОТВС дл  правильного определени  троичных символов в прин том сигнале.

Как следует из табл. 1 во вторичном сигнале запрещена передача кодовой группы 00, Поэтому дл  определени  на приемной стороне границ кодовых групп в троичном сигнале используетс  по вление запрещенной группы 00, котора  может быть только при следующих сочетани х троичных групп 10-01, 20-01, 10-02,20-02,что в свою очередь  вл етс  признаком дл  второго вида синхронизации.

Цифровой сигнал ЗВ2Т(0)-ОТБС (фиг. 2а) с выхода регенератора (Per.) 1 и выделенный в нем тактовый сигнал (фиг. 26) поступают соответственно на информационный и тактовый входы последовательного регистра (ПсР) 19. Тактовый сигнал поступает также на вход первого управл емого делител  частоты (ДЧ) 2, работающего по заднему фронту сигнала тактовой частоты.

Сигналы с выходов ПсР 19 (фиг. 2в,г,д) подаютс  на информационные входы параллельного регистра (ПрР) 20, а с его выходов (фиг. 2ж,з,и) - на входы обнаружителей 21 и 22 нарушени  чередовани  пол рностей троичных нулей (ОНЧП).

Сигнал с пр мого выхода первого ДЧ 2 (фиг. 2е) поступает на тактовые входы ПрР 20 и первого ОНЧП 21, а с инверсного выхода - на тактовый вход второго ОНЧП 22.

ОНЧП 21 и 22 могут быть выполнены по схеме, приведенной на фиг. 3 работают следующим образом.

Как отмечалось выше, троичный нуль 5 передаетс  в сигнале ОТБС двум  импульсами 11 и 00 поочередно. Причем при безошибочной работе это чередование сохранитс  и на приемной стороне, а на границе групп это чередование будет

0 нарушатьс , что  вл етс  признаком дл  определени  границ групп в сигнале ОТБС на приемной стороне.

При совпадении символов А и В (В и С) (фиг. 1, 3) на выходах схем совпадени  23 и

5 24 по вл ютс  отклики длительностью равной половине тактового интервала сигнала с выхода первого ДЧ 2. Эти отклики (фиг. 2к,л,м,н) поступают на тактовые входы соответствующих триггеров 25-28 и на устано0 вочные входы соответствующих триггеров 25 и 26. В случае, если нарушени  чередовани  пол рностей отсутствуют, каждый отклик устанавливает в 1 соответствующий триггер 26 или 25. При этом сигнал на выхо5 де ОНЧП отсутствует.

При нарушении чередовани  пол рностей пар 11 или 00, т.е. при по влении подр д двух откликов на выходе одной из СС 23 или 24 (фиг. 2м,н), вторым откликом

0 1 записываетс  в соответствующий триггер 27 или 28, а на выходе ОНЧП 21, 22 формируютс  узкие импульсы (фиг, 2о,п), сигнализирующие о нарушении чередовани  пол рностей пар 11, и 00 в сигнале

5 ОТБС.

При наличии синхронизма в первом ОНЧП 21 обнаруживаютс  нарушени  чередовани  пол рностей пар импульсов, происход щих внутри групп из-за ошибок в

0 приеме символов, а во втором ОНЧП 22 - на границах групп. При этом веро тность по влени  нарушений внутри групп пропорциональна коэффициенту ошибок в системе передачи, а веро тность по влени  наруше-,.

5 ний на границах групп имеет пор док , т.е. очень высока.

Отклики с выхода второго ОНЧП 22 поступают на счетный вход второго накопител  11, а с выхода первого ОНЧП 21 на вход

0 сброс. Этим обеспечиваетс  практически бесконечна  защищенность устройства синхронизации от сбоев из-за ошибок в ЦСП.

При сбое синхронизма на выходе первого ОНЧП 21 по в тс  отклики соответствую5 щие нарушени м на границах групп, а на выходе второго ОНЧП 22 - внутри групп. Поэтому второй накопитель НАК 11 быстро накопит заданное количество откликов и на его выходе сформируетс  сигнал, из которого третий формирователь импульсов (ФИ) 15

сформирует узкий импульс (фиг. 2с,т), поступающий на установочный вход первого ДЧ 2 и переключающий фазы сигналов на выходах первого ДЧ 2 на противоположные (фиг. 2е). Таким образом происходит восстановление синхронизма дл  сигнала ОТБС.

Сигналы выходов hpP 20 (фиг.2) подаютс  на вход ФОТС 5, (формировател  от- носительного троичного сигнала), выполненного в виде дешифратора в соответствии с таблицей истинности, полученной из таблице 1 и приведенной в табл. 3.

Как следует из табл. 3 выходными сигналами 1 и 2 ФОТС 5  вл ютс  троичные символы, представленные в двоичном виде: 0-11, 1-00, 2-Ю. В табл. 3 символы ABC - три символа исходной двоичной последовательности , представленные в параллельном виде,

В соответствии с табл. 3 ФОТС 5 может быть выполнен по структурной схеме, приведенной на фиг. 4, где в качестве дешифратора 33 может быть использован четырехканаль- ный мультиплексор типа КП2, на адресные входы которого поступают сигналы АВ. а на информационные входы - сигналы XL Х2. хз, Х4 (табл. 4). Элемент задержки ЭЗ 32 может быть выполнен на D-триггере. Табл. 4 и 5, описывающие работу-дешифратора ДШ 33, получены из табл. 3.

В табл. 4 и 5 XL Х2, хз, Х4 - сигналы на- информационных входах мультиплексора типа КП 2, Р дом,с таблицей приведены соответствующие логические функции сигналов на информационных входах этого мультиплексора.

Сигналы с выходов ФОТС 5 (фиг. 2ф,х) подаютс  на формирователь троичных сигналов (ФТС) 6. ФТС 6 должен быть выполнен в соответствии с таблицей истинности, полученной из таблицы 2 и приведенной в таблице 6.

В табл. 6 символов АВ - двоичное представление входного сигнала СД - двоичное представление относительного троичного символа 1-2 - выходные сигналы ФТС 6.

ФТС 6 может быть выполнен в соответствии со структурной схемой, приведенной на фиг. 5, где в качестве ДШ 35 может быть использован четырехканальный мультиплексор типа КП 2, на адресные входы которого поступают сигналы АВ,. а на информационные входы сигналы хч, X2, хз. (табл. 7).

ЭЗ 34 может быть выполнен на О-триг- гер.

Табл. 7 и 8 получены из табл. 6 и определ ют алгоритм работы ДШ 35.

В табл. 7 и 8 xi, X2, хз - сигналы на информационных входах мультиплексору

типа КП2. Р дом с табл. 7 и 8 приведены соответствующие логические функции сигналов на информационных входах этого мультиплексора, сигналы на выходе ФТС б приведены на фиг. 2ф,.у,ч.

С выходов ФТС 6 троичные символы (фиг. 2.1 а), представленные в двоичном виде , поступают на информационные входы ПсР 17, на тактовый вход которого подаетс 

0 тактовый сигнал (фиг. 2.16).

На фиг. 2.1 в приведены выходные сигналы ПсР 17, которые поступают на входы ДШ 18 ПрР 7. На тактовый вход ПрР 7 подаетс  тактовый сигнал (фиг. 2.1д) с выхода

5 второго ДЧ 12. Как отмечалось выше, признаком границ кодовых групп  вл етс  запрещенна  троична  группа 00, по вл юща с  на границах кодовых групп и представленна  в двоичном виде как

0 1111. Поэтому на выходе ДШ 18 отклик соответствует одновременному по влению четырех логических 1.

При накоплении заданного числа откликов на выходе первого НАК 4 по вл етс 

5 сигнал, из которого в первом ФИ 13, формируетс  узкий импульс (фиг. 2.1г) переключающий фазу сигнала на выходе первого ДЧ 12 (фиг. 2.1 д).

Таким образом происходит установле0 ние синхронизма по кодовым группам дл  кода ЗВ2Т.

Выходные сигналы ПрР 7 (фиг, 2.1 е) подаютс  на ФДС 8, осуществл ющего обратное преобразование 2Т-ЗВ. ФДС 8 должен

5 быть выполнен в соответствии с таблицей истинности, полученной из табл. 1 и приведенной в табл. 9.

В табл. 9 символы АВСД - четыре символа на выходе ПрР 7. Последние три стол0 бца табл. 9 соответствуют трем двоичным символам (символы 1, 2, 3). В соответствии с табл. 9 ФТС 8 может быть выполнен в виде дешифратора на четырехканальных мультиплексорах типа КП2, на адресные

5 входы которых поступают сигналы АВ, а на информационные входы - сигналы xi, X2, хз в соответствии с табл. 10/11, 12 полученными из табл. 9.Выходные сигналы ФДС 8 (фиг. 2.1 ж)

0 поступают на входы параллельно-последовательного регистра (ППР) 10, на тактовый вход которого подаетс  тактовый сигнал (фиг.2.1з)с выхода умножител  9 частоты на три (УМН), умножающего входную частоту

5 на три, дл  осуществлени  параллельно-последовательного преобразовани  двоичного сигнала в ППР 10 на его управл ющий вход подаетс  сигнал с выхода второю ФИ 14 (фиг, 2.1 и), на выходе ППР 10 формируетс  исходный двоичный сигнал (фиг. 2.1к).

Claims (4)

1. Формула изобретени  1. Декодер балансного кода, содержащий регенератор, тактовый выход которого подключен к тактовому входу первого управл емого делител  частоты, выход которого подключен к тактовому входу блока обнаружени  признаков троичного синхросигнала, первый выход которого подключен к первому входу первого накопител , отличающий- с   тем, что, с целью повышени  помехоустойчивости декодера за счет минимизации коэффициента размножени  ошибки, в него введены формирователь относительного троичного сигнала, формирователь троичного сигнала, параллельный регистр, формирователь двоичного сигнала, умножитель частоты, параллельно-последовательный регистр, второй накопитель, второй управл емый делитель частоты, первый-третий формирователи импульсов и блок определени  признаков двоичного синхросигнала, информационный и первый тактовый входы которого подключены соответственно к информационному и тактовому выходам регенератора, пр мой выход первого управл емого делител  частоты подключен к тактовым входам второго управл емого делител  частоты, формировател  относительного троичного сигнала, формировател  троичного сигнала, блока обнаружени  признаков троичного синхросигнала и второму тактовому входу блока определени  признаков двоичного синхросигнала , счетный выход, выход сброса и информационные выходы которого подключены соответственно к счетному входу и входу сброса второго накопител  и ин- формационным входом, формировател  относительного троичного сигнала, выходы которого подключены к информационным входам формировател  троичного сигнала, выходы которого подключены к информационным входам блока обнаружени  признаков троичного синхросигнала, вторые выходы которого подключены к информационным входам параллельного регистра, выходы которого подключены к соответствующим входам формировател  двоичного сигнала, выходы которого подключены к информационным входам параллельно-последовательного регистра, выход которого  вл етс  выходом декодера, выход второго накопител  через третий формирователь импульсов подключен к управл ющему входу первого управл емого делител  частоты, инверсный выход которого подключен к третьему тактовому входу блока определени признаков двоичного синхросигнала, выходы первого накопител , умножител  частоты и второго формировател  импульсов подключены соответственно к входу первого формировател  импульсов , первому и второму тактовым входам параллельно-последовательного регистра , выход первого формировател  импульсов подключен к управл ющему входу второго управл емого усилител  делител  частоты, выход которого подключен к тактовому входу параллельного регистра, второму входу первого накопител  и входам умножител  частоты и второго формировател  импульсов.
2. 2. Декодер поп. 1,отличающийс  тем, что блок обнаружени  признаков троичного синхросигнала содержит последовательный регистр, информационный и тактовый входы которого  вл ютс  соответственно информационным и тактовым входами блока, информационные выходы последовательного регистра  вл ютс  вторыми выходами и подключены к входам дешифратора , выход которого  вл етс  первым выходом блока.
3. 3. Декодер поп. 1,отличающийс  тем, что блок определени  признаков двоич: ного синхросигнала содержит последовательный регистр, первый и второй входы которого  вл ютс  соответственно информационным и первым тактовым входами блока, выходы последовательного регистра подключены к информационным входам параллельного регистра, тактовый вход которого объединен с тактовым входом первого обнаружител  нарушени  чередовани  пол рностей троичных нулей, первый информационный вход которого объединен с одноименным входом второго обнаружител  нарушени  чередовани  пол рностей троичных нулей и подключен к второму выходу параллельного регистра, первый выход которого подключен к второму информационному входу первого обнаружител  нарушени  чередовани  пол рностей троичных нулей, второй информационный и тактовый входы второго обнаружител  нарушени  чередовани  пол рностей троичных нулей соответственно подключены к третьему выходу параллельного регистра и  вл етс  третьим тактовым входом блока, второй и третий выходы параллельного регистра  вл ютс  информационными выходами блока, выходы первого и второго обнаружителей нарушени  чередовани  пол рностей троичных нулей  вл ютс  соответственно выходом сброса и счетным выходом блока.
4. 4. Декодер по п. 3, о т л и ч а ю щ и и с   тем, что каждый обнаружитель нарушени  чередовани  пол рностей троичных нулей содержит первый и второй элементы совпэ