SU1059633A1 - Устройство асинхронного ввода двоичной информации в цифровой канал св зи - Google Patents

Abstract

УСТРОЙСТВО АСИНХРОННОГО ВВОДА ДВОИЧНОЙ ИНФОРМАЦИИ В Ш1ФРОВОЙ КАНАЛ СВЯЗИ, содержащее на передгиощей стороне блок фиксации фазового сдвига, последовательно соединенные блок эластичной пам ти, первый и второй блоки введени  вспомогательшдх сигналов, а также последовательно соединенные счетчик циклов/ блок изменени  цикла на один такт и распредедитель импульсов , причем второй и третий выходы блока эластичной пам ти соединены с соответствующими входами блока фиксации фазового сдвига, а первый, второй , третий и четвертый выходы распре делител  импульсов подключены соответственно к первым управл ющим входам счетчика циклов, блока эластичной пам ти, первого и второго блоков введени  вспомогательных сигналов, а на приемной стороне - б ок выделени  вспомогательных сигналов, приемник синхронизирующих сигналов , последовательно соединенные блок изменени  цикла на такт, распределитель импульсов блок восстановлени  тактовых импульсов и блок эластичной пам ти, причем второй и третий выходы распределител  импульсов соединены соответственно с первым входом приемника синхронизнрующих сигналов и вторым входом блока эластичной пам ти, информационный вход которого соединен с соответствующим входом блока вьаделеIни  вспомогательных сигналов, отличающеес  тем, что, с целью обеспечени  ввода информации при двустороннем направлении фазовых сдвигов, вызываемых расстройкой тактовых час тот входного сигнала и канала св зи, на передающей стороне введены элеп- мент ИЛИ, первый и второй элементы и, пртчем первый выход блока фиксации фазового сдвига подключен к первьт входам элемента ИЛИ и первого элемента И, второй выход блока фиксации фазового сдвига подключен к второму входу элемента ИЛИ и первому входу второго , элемента И, выход элемента ИЛИ подключен к второму управл ющему входу счетчика циклов,  ыход которого g соединен с вторьвгШ входами первого « и второго элементов И, выходы кото- /Л рых соединены с вторыми управл юци- ми входами соответственно первого и f второго блоков введени  вспомогательных сигналов, а на приёмной стороне S введены корректор сигналов синхроннэацин , блок задержки и блок определени  направлени  фазовой коррекции, причем выход блока выделени  вспсмло:л гательных сигналов соединен с псрвыto ми входами корректора сигналов синхронизации и блока определени  наCb правлени  фазовой коррекции, выход :о которого подключен к первому входу блока изменени  цикла на один такт DO и второму входу корректора сигналов синхронизации, третий вход которого соединен с первым выходом блока задержки , вторс вход которого подклю-{ чен к второму входу блока изменени  цикла на один TRKT, при этом первый и второй выходы приемника синхроннзирующих сигналов подключены соответственно кВХОДУ блока задержки и второму входу блока определени  направлени  фазовой коррекции.

Description

Изобретение относитс  к электросв зи и может быть использовано в ап паратуре многоканальной передачи двоичной инфОЕ мации и в оборудовании цифровых сетей св зи. Известно устройство асинхронного ввода двоичной информации в цифровой канал св зи, содержащее на передающей станции эластичную пам ть, блок фиксации фазового сдвига, распределитель , блок изменени  цикла и блок вписывани  вспомогательных посылок, а на приемной станции - блок выделени  вспомогательных посылок, приемник синхронизации, распределитель, блок изменени  цикла, эластичную пам ть и блок восстановлени  тактовой частоты Щ. Известное устройство характеризуетс  малой величиной допустимой расстройки тактовых частот входного сиг нала и канала св зи. Наиболее близким техническим решением к предлагаемому  вл етс  устройство асинхронного ввода двоичной информации в цифровой канал санзи , содержащее на передающей стороне блок фиксации фазового сдвига, последовательно соединенные блок эласти ной пам ти, первый и второй блоки введени  вспомогательных сигналов, а также последовательно соединенные счетчик циклов, блок изменени  цикла на один такт и распределитель импуль сов, причем второй и третий выходы блока эластичной пам ти соединены с соответствующими входами блока фиксации фазового сдвига, а первый, вто рой, третий и четвертый выходы распределител  импульсов подключены соответственно к первым управл ющим входам счетчика циклов, блока эласти ной , первого и второго блоков введени  вспомогательных сигналов, а на приемной стороне - блок выделени  вспомогательных сигналов, приемник синхронизирующих сигналов, последовательно соединенные блок изменени  цикла на один такт, распределитель Импульсов, блок восстановлени  тактовых импульсов и блок эластичной пам ти, причем второй и третий выходы распределител  импульсов соединен соответственно с первым входом приемника синхронизирующих сигналов и вторым входом блока эластичной пам ти , информационный вход которого соединен с соответствующим входом блока выделени  вспомогательных сигналов f 2 . Недостатком известного устройства  вл етс  возможность коррекции фазог вых сдвигов, вызванных расстройкой тактовых частот входного сигнала и канала св зи, только в одном направлении ., что приводит к необходимости введени  начальной расстройки, котора  должна быть достаточно мала, но превышала суммарную нестабильность этих частот. Кроме того, известное устройство обладает малым диапазоном допустимых расстроек частот. Цель изобретени  - обеспечение ввода информации при двустороннем направлении фазовых сдвигов, вызываемых расстройкой тактовых частот входного сигнала и канала св зи. Поставленна  цель достигаетс  тем, что в устройство асинхронного ввода двоичной информации в цифровой канал св зи, содержащее на передающей стороне блок фиксации фазового сдвига, последовательно соединенные блок эластичной пам ти, первый и второй блоки введени  вспомогательных сигналов , а также последовательно соединенные счетчик циклов, блок изменени  цикла на один такт и распределитель импульсов, причем второй и третий выхо,цы блока эластичной пам ти соединены с соответствующими входами блока фиксации фазового сдвига, а первый, второй, третий и четвертый выходы распределител  импульсов подключены соответственно к первьм управл ющимвходам счетчика циклов, блока эластичной пам ти, первого и второго блоков введени  вспомогательных сигналов, а на приемной стороне блок выделени  вспомогательных сигналов , приемник синхронизируюиу х сигналов, последовательно соединенные блок изменени  цикла на один такт, распределитель импульсов,.блок восстановлени  тактовых импульсов и блок эластичной пам ти, причем второй и третий выходы распределител  импульсов соединены соответственно с первым входом приемника синхронизирующих сигналов и вторым входом блока эластичной пам ти, информационный вход которого соединен с соответствующим входом блока выделени  вспомогательных сигналов, на передающей стороне введены элемент ИЛИ, первый и второй элементы И, причем первый выход блока фиксации фаэйвого сдвига подключен к первым входам элемента ИЛИ и первого элемента И, второй выход блока фиксации фазового сдвига подключен к второму входу элемента ИЛИ и первому входу второго элемента И, выход элемента ИЛИ подключен к второму управл кицему входу счетчика циклов, выход которого соединен с вторыми входами первого и второго элементов И, выходы которых соединены с вторыми управл ющими входами соответственно первого , и второго блоков введени  вспо- могательных сигналов, а на приемной стороне введены корректор сиг-г, налов синхронизации, блок задержки и блок определени  направлени  фазовой- коррекции, причем выход

блока Наделени  вспомогательных сигналов соединен с первыми входами корректора сигналов .синхронизации и блока определени  направлени  фазовой коррекции, выход которого подключен к первому входу блока измененй  цикла на один такт и второму входу корректора сигналов синхронизации третий вход которого соединен с первым выходом блока задержки, второй вход которого подключен к второму входу блрка изменени  цикла на один такт, при этом первый и второй выходы приемника синхронизирующих сигналов подключены соответственно к входу блока задержки и второму входу блока определени  направлени  фазовой коррекции.

На чертеже показана структурна  электрическа  схема устройства асинхронного ввода двоичной информации в цифровой канал св зи.

Устройство содержит на передаимцей стороне блок 1 фиксации фазового сдвига, блок 2 эластичной пам ти, первый блок 3 введени  вспомогательных сигналов, второй блок 4 введени  вспомогательных сигналов, счетчик 5 циклов, диск 6 изменени  цикла на один такт, распределитель 7 импульсов , элемент ИЛИ 8, первый элемент И 9, второй элемент И 10, а на приемной стороне корректор ii сигналов синхронизации, приемник 12-синхронизирующих сигналов, блок 13 задержки , блок 14 определени  направле ни  фазовой коррекции, блок 15 иэменени  цикла на один такт, блок 16 восстановлени  тактовых импульсов, блок 17 выделени  вспомогательных сигналов, распределитель 18 импульсов , блок 19 эластичной пам ти.

Устройство работает следующим образом.

На передающей стороне входной сигНсш записываетс  в блок 2, При считывании этого сигнсша импульсной пос ледовательностью с распределител  7 формируетс  цикл передачи, состо щий из m информационных и двух вспомогательных посылок, которые вписываютс  в передаваемый сигнал блоками 3 и 4. В качестве вспомогательных посылок используютс  дублирующие и инверсные посылки.

Фазовый сдвиг между импульсами записи и считывани  контролируетс  блоком 1, который следит не только за ег.о величиной, но и за направлением . Когда фазовый сдвиг достигает, порогового значени  на одном из выходов блока 1, в зависимости от знака сдвига по вл етс  сигнал, который через элемент ИЛИ 8 включает счетчик 5. При этом счетчик 5 на врем  п циклов включает первый и второй элементы И 19 и 20, которые

в зависимости от знака фазового сдвига воздействуют на один из блоков (3 ИЛИ 4), который замен ет вписываемую им вспомогательную посьшку ее логической инверсией. В (n+D-M цикле с помощью блока 6, воздействующего на распределитель 7, число информационных посылок в зависимости от направлени  фазового сдвига однократно увеличиваетс , или уменьшаетс  на Е тактов, где S - целое число.

На приемной стороне прин тый сигнал вписываетс  в блок 19 с помощью импульсной последовательности с распределител  10, исключающий из этого сигнала вспомогательные посылки .

Считывание сигнала из блока 19 производитс  абонентской тактовой частотой, восстановленной блоком 16.

Прии тый сигнал проходит также через блок 17, выдел ющий .посылки, зависимые от информационных, и через корректор 11 попадает в приемник 12. Приемник 12 находит вспомогательные посыпки и контролирует их состо ние. При обнаружении изменени  одной из вспомогательных посылок в k циклах приемник синхронизации вы- дает сигнал,, который задерживаетс  в блоке 13 на tt -.k циклов и воздействует на блок 15. Одновременно блок 1 по изменившей знак вспомогательной посылке определ ет направление необходимой фазовой коррекции и в соответствии с его сигналом блок 15 .уменьшает или увеличивает на f тактов длительность формируемого распределителем 18 (п + 1)-го цикла, корректиру  фазу тактовой частоты, восстанавливаемой блоком 16. .

Дл  обеспечени  работы при больших расстройках тактовых частот входного сигнала и канала св зи на входе приемника 12 включен корректор 11, который до обнаружени  приемником 12 сигнала о наличии фазового сдвига подтверждает синхрон|1зм, если вспомогательные посылки в предыдущем и текущем цикле совпадают и содержат не более одной измененной вспомогательной посылки. После обнаружени  сигнала о наличии фазового сдвига и до коррекции его в ()-м цикле корректор 11 подтверждает наличие синхронизма, если вспомогательные посылки соответствуют обнаруженному сигналу. Таким образом каждый фазовый сдвиг приводит к поступлению в . приемник, синхронизации лишь одного мпульса,- нз подтверждающего наличие синхронизма..

Использование предлагаемого изобретени  позвол ет обеспечить возмэжность двухсторонней коррекции фазовых сдвигов, вызываемых расстройкой тактовых частот входного сигнгша к.

канала св зи, и обладает увеличенным в 2 раза по отношению к прототипу диапазонами допустим-iix расстроек частот.

Claims (1)

1. УСТРОЙСТВО АСИНХРОННОГО ВВОДА ДВОИЧНОЙ ИНФОРМАЦИИ В ЦИФРОВОЙ КАНАЛ СВЯЗИ, содержащее на передающей стороне блок фиксации фазового сдвига, последовательно соединенные блок эластичной памяти, первый и второй блоки введения вспомогательных сигналов, а также последовательно соединенные счетчик циклов, блок изменения цикла на' один такт и распределитель импульсов , причем второй и третий выходы блока эластичной памяти соединены с соответствующими входами блока фиксации фазового сдвига, а первый, второй, третий и четвертый выходы распределителя импульсов подключены соответственно к первым управляющим входам счетчика циклов, блока эластичной памяти, первого и второго блоков введения вспомогательных сигналов, а на приемной стороне - блок выделения вспомогательных сигналов, приемник синхронизирующих сигналов , последовательно соединенные блок изменения цикла на один такт, распределитель импульсов* блок восстановления тактовых импульсов и блок эластичной памяти, причем второй и третий выходы распределителя импульсов соединены соответственно с первым,входом приемника синхронизирующих сигналов и вторым входом блока эластичной памяти, информационный вход которого соединен с соответствующим входом блока ввделе ι ния вспомогательных сигналов, отличающееся тем, что, с целью обеспечения ввода информации при двустороннем направлении фазовых сдвигов, вызываемое расстройкой тактовых частот входного сигнала и канала связи, на передающей стороне введены эле)»·мент ИЛИ, первый и второй элементы И, причем первый выход блока фиксации фазового сдвига подключен к первым входам элемента ИЛИ и первого элемента И, второй выход блока фиксации фазового сдвига подключен к второму входу элемента ИЛИ и первому входу второго, элемента И, выход элемента ИЛИ (подключен к второму управляющему входу счетчика циклов, ныход которого соединён с вторыми входами первого · и второго элементов И, выходы кото- Ι/Λ рых соединены с вторыми управляющими входами соответственно первого и второго блоков введения вспомогательных сигналов, а на приёмной стороне g введены корректор сигналов синхрони-?^^ зации, блок задержки и блок определения направления фазовой коррекции, причем выход блока выделения вспомогательных сигналов соединен с первыми входами корректора сигналов синхрониэации и блока определения направления фазовой коррекции, выход которого подключен к первому входу блока изменения цикла на один такт и второму входу корректора сигналов синхронизации, третий вход которого соединен с первым выходом блока задержки, второй вход которого подключен к второму входу блока изменения цикла на один такт, при этом первый и второй выходы приемника синхрони-‘ эирующих сигналов подключены соответ ственно к'входу блока задержки и второму входу блока определения направлёния фазовой коррекции.

   г