SU1420670A1 - Система дл асинхронного сопр жени импульсных потоков - Google Patents

Abstract

Изобретение относитс  к электросв зи . Цель изобретени  - улучшение использовани  пропускной способг ности канала св зи. Система содержит на передающей стороне выделитель 1 тактовой частоты, временной детектор .2, блок динамической пам ти (БДИ) 3, г-р 4 тактовых импульсов, логический блок 5, селектор 10 синхросигнала, блок управлени  (ВУ) 11 и делитель 12 частоты, а на приемной стороне приемник 6 синхросигнала, логический блок 7, блок фазовой автоподстройки 8 частоты , БДП 9, БУ 13 и делители 14 и ;15 частоты. Входной цифровой поток, -содержащий m бит, используемых дл  передачи циклового синхронизирующего сигнала, и п бит информационных, пос-- тупает на выделитель 1, к.оторый вьще-, л ет тактовую частоту, и на селектор 10, который входной цифровой поток задерж ивает на длительность синхронизирующей комбинации и передает его в БДП 3. Запись информации в БДП 3 осуществл етс  тактовой частотой вьвдели- тел  1, а считывание информации из БДП 3-станционной импульсной последовательностью г-ра 4. При этом на передающей стороне осуществл етс  введение дублирующей посыпки в пере-- даваемый сигнал, формируемый в БДП 3. Т.обр. на приемную сторону поступают сигнал с введенными в него дублирую-, щими посылками и сопровождающа  его тактова  последовательность. После дешифрации квазипериодического синхросигнала и его задержки в приемнике 6 он поступает в БДП 9. При обнаружении циклов, в которые введены дублирующие посылки, эти посыпки не записьюаютс  в БДП 9. Считывание записанлой информации осуществл етс  восстановленной тактовой частотой. Цель достигаеглс  введением селектора 10,БУ 11 и 13 и делителей 12, 14 и 15. Даны ил., выполнени  БДП 3 и БУ 11 и 13. 4 ил. ... Ш (Л

Description

Дг.

вб/Jr

В iff

-

ю

IZi

{

ггт

12

TJ

Изобретение относитс  к электросв зи и может примен тьс  на лини х св зи и сет х, использующих цифровые системы передачи.,

Цел изобретени  - улучшение использовани  пропускной способности канала св зи.

На фиг. 1 изображена структурна  электрическа  схема системы дл  асин-JQ хронного сопр жени  импульсных потоков; на фиг.2-;- 4 - примеры выполнени , соответственно, блока динамической пам ти передающей стороны и блоков управлени  передающей и приемной стог 15 рои.

Система дл  асинхронного сопр жени  импульсных потоков содержит на передающей стороне в ьщелитель 1 тактовой частоты, временной детектор 2, 20 блок 3 динамической пам ти, генератор 4 тактовых импульсов и логический блок 5, а на приемной стороне - йри- емник 6 синхросигнала, логический блок 7, блок 8 фазойой автоподстройки25 частоты и блок 9 Динамической пам ти, и также содержит на передающей стороне селектор 10 синхросигнала, блок 11 .управлени  и делитель 12 частоты, а на приемной стороне - блок 13 управле- JQ ни , первый и второй делители 14 и 15 частоты.

Блок 3 динамической пам ти передающей стороны, изображенный на фиг.2, содержит первый элемент 16 И, первый регистр 17 сдвига, второй регистр 18 сдвига, второй элемент 19 И, третий регистр 20 сдвига, первый и второй элементы 21 и 22 ИЛИ и первые и вторые  чейки 23 и 24 пам ти, кажда  из которых состоит из элемента 25 пам ти и элемента 26 И,

Блок 11 управлени  передающей стороны , изображенный на фиг.3, содержит первьш и второй элементы 27 и 28 И, первьй и второй регистры 29 и 30 . сдвига и триггер 31.

Блок 13 управлени  приемной стороны, изображенный на фиг.4, содержит пер- вый, второй и третий элементы 32, 33 и 34 И, накопитель 35 по входу в син- хронизм, регистр 36 сдвига, коммутатор 37,триггер 38, первый и второй формирователи 39 и 40 сигнала и элемент 41 запрета.

55 i

Система дл  асинхронного сопр жени 

импульсных потоков работает следующим образом.

40

45

Выделитель 1 тактовой .частоты на передающей стороне из входного цифрового потока, содержащего т -бит, используемых дл  передачи циклового синхро- .низирующего сигнала, и п информационных бит (составл ющих в сумме один цикл), вьщел ет тактовую частоту, котора  поступает на тактовые входы р да блоков передающей стороны. Генератор 4 тактовых импульсов вырабатьгоает станционную импульсную последовательность , частота которой незначительно 1превьщ1ает ( с учетом возможных неста- бильностей обоих частот) частоту, по-- лученную из входного цифрового пото- :ка. На первом выходе селектора 10 Син- хросигнала вс кий раз по вл ютс  отклики , {согда во входном цифровом потоке по вл етс  кодова  комбинаци  типа циклового синхронизирующего сигнала . Делитель 12 частоты, имеющий коэффициент делени  tn + п , вьфабаты- вает на своем выходе последовательность импульсов с частотой циклов входного сигнала. Блок 11 управлени  осуществл ет фазировку делител  12 частоты узкими управл ющими импульсами , поступающими на его сигнальньй вход. На третий сигнальный вход блока 3 динамической пам ти с селектора 10 синхросигнала поступает задержанный на длительность синхронизирующей комбинации входной цифровой поток. Запись информации в  чейки блока 3 динаг-. мической пам ти осуществл етс  так- товой .частотой с выхода выделител  1 тактовой частоты. Считывание информации из блока 3 динамическбй пам ти осуществл етс  станционной импульсной последовательностью,.вырабатываемой генератором 4 тактовых импульсов. Временной детектор 2, подключенный ко вторым выходам блока 3 динамической пам ти, определ ет сдвиг.фаз, действующий между соответствующими импульсами записи и считывани  информации.

При достижении сдвига фаз, равного тактовому интервалу станционной частоты, на третьем входе логического блока 5 по вл етс  х:игнал лог. 1 и схема переходит в режим ожидани  сигнала согласовани  скоростей, вьграба- тываемого блоком 11 управлени  на определенной временной позиции, например , на границе цикла принимаемого с сигнала. По этому сигналу логический блок 5 исключает один тактовьй им-. пульс из стационной последовательности , поступающей на первый сигналь- ньй вход блока 3 динамической пам ти. Благодар  этому осуществл етс  введение дублирующей посьшки в передаваемый сигнал, формируемьм в блок 3 дин амической пам ти.

На входах приемной стороны дейг ствует сигнал с введенными в него дублирующими посылками и сопровож . дающа  его тактова  последовательность , формируемые обычным регенератором (не показан).

Приемник 6 синхросигнала осуществ- л ет дешифрацию квазипериодического синхросигнала и соответствующую задержку принимаемого сигнала, подаваемого на третий вход блока 9 динамической пам ти. Первый и второй дели тели 14 и 15 частоты имеют коэффициент делени , равный m +п, и выраба- тырают импульсы с частотой циклов ш-шульсного потока, подаваемые, соответственно , на второй и третий сигнальные входы блока 13 управлени . Блок 13 управлени  формирует импульсы установки делителей 14 и 15 частоты и обнаруживает циклы, в которые введен дублирующие вставки, выра- батыва  при этом на своем втором выходе сигнал исключени  одного тактового импульса из тактовой последовательности . Исключение одного импульса осуществл етс  в логическом блоке 7 в момент поступлени  на третий вход блока- 9 динамической пам ти дублиру- юще1й посьшки, т.е. эта посыпка не записываетс - в блок динамической пам ти . Считывание записанной информа .ции осуществл етс  тактовой частотой переданного сигнала, восстановленной блоком 8 фазовой автоподстройки частоты . На фиг.2 приведен пример выполнени  блока 3 динамической пам ти передающей стороны. Распределитель записи, состо щий из первого регистра 17 и первого элемента 16 И из тактовой частоты подлежащего передаче сигнала формирует р д сдвинутых во

ва  последовательность считывани  от логического блока 5 поступает на пер- вьй сигнальньй вход. Второй регистр 18 сдвига и второй элемент 19 И образуют распределитель считывани , создающий импульсные последавательности, аналогичные импульсным последовательност м распределител  записи.

10 Считывание информации из элементов 25 пам ти осуществл етс  через элементы 26 И. В первом элементе 21 ИЛИ осуществл етс  сборка полного сигна-: ла, включающего дублирующие посыл15 ки. Сигналы с одноименных  чеек первого и второго регистрав 17 и 18 .- сдвига через вторые выходы поступают на соответствукщие входы временного детектора 2. Сигнал разрешени  согла

20 совани  скоростей, формируемый блоком 11 управлени , через 4 сигнальный вход записываетс  во вторые  чейки 24 пам ти и считываетс  импульсами, вырабатываемыми третьим регистром сдвиг

30

25 га, на тактовый вход которого через второй сигнальный вход поступает та к- това  последовательностьнепосредственно от генератора 4 тактовых импу- -льсов. На вьпсоде второго элемента 22 ИЛИ формируетс  сигнал управлени  работой логического блока 5.

На фиг.3 представлен пример выполнени  блока 11 управлени  передающей стороны. В режиме установлени  син-ч хр.онизма отклики селектора 10 синхросигнала и импульсы с делител  12 частоты , поступак цие соответственно рез первьш и второй сигнальные входы, не совпадают во времени. Текущий импульс с делител  12 частоты устанавливает триггер 31 в состо ние 1, при котором первый,элемент 27 И от- : крыт дл  прохождени  отклика (от истинного синхросигнала или ложного).

. Этот отклик, проход  через первый резв

40

гистр 29 сдвига,вызьшает сброс триггера 31 в состо ние О и установку в начальное состо ние делител  12 частоты.В случае отклика, вызванного ложным син- времени импульсньк последовательное- gQ хросигналом, второй элемент 28 И не тей, управл ющих, записью информации срабатывает, и импульс разрешени  со ,в элементы 25 пам ти первых  чеек 23 пам ти . Частота каждой из сдвинутых последовательностей меньше тактовой частоты в число раз, равное -числу первых или вторых  чеек пам ти (6). Информаци , подлежаща  записи, пос- тупает.;через третий сигнальный вход от селектора 10 синхросигнала, Такто55

гласовани  скоростей не по витс  на первом выходе. Однако нова  ,ф.азировка делител  12 частоты приводит к смещению импульса на втором сигнальном входе ближе к временному, положению : - истинного-синхросигнала. В процессе такого смещени  наступает момент - . синхронизм, когда импульсы на обоих

0670

ва  последовательность считывани  от логического блока 5 поступает на пер- вьй сигнальньй вход. Второй регистр 18 сдвига и второй элемент 19 И образуют распределитель считывани , создающий импульсные последавательности, аналогичные импульсным последовательност м распределител  записи.

10 Считывание информации из элементов 25 пам ти осуществл етс  через элементы 26 И. В первом элементе 21 ИЛИ осуществл етс  сборка полного сигна-: . ла, включающего дублирующие посыл15 ки. Сигналы с одноименных  чеек первого и второго регистрав 17 и 18 .- сдвига через вторые выходы поступают на соответствукщие входы временного детектора 2. Сигнал разрешени  согла

20 совани  скоростей, формируемый блоком 11 управлени , через 4 сигнальный вход записываетс  во вторые  чейки 24 пам ти и считываетс  импульсами, вырабатываемыми третьим регистром сдвиг

га, на тактовый вход которого через второй сигнальный вход поступает та к- това  последовательностьнепосредственно от генератора 4 тактовых импу- льсов. На вьпсоде второго элемента 22 ИЛИ формируетс  сигнал управлени  работой логического блока 5.

На фиг.3 представлен пример выполнени  блока 11 управлени  передающей стороны. В режиме установлени  син-ч хр.онизма отклики селектора 10 синхросигнала и импульсы с делител  12 частоты , поступак цие соответственно рез первьш и второй сигнальные входы, не совпадают во времени. Текущий импульс с делител  12 частоты устанавливает триггер 31 в состо ние 1, при котором первый,элемент 27 И от- : крыт дл  прохождени  отклика (от истинного синхросигнала или ложного).

Этот отклик, проход  через первый ре

гистр 29 сдвига,вызьшает сброс триггера 31 в состо ние О и установку в начальное состо ние делител  12 частоты.В случае отклика, вызванного ложным син- росигналом, второй элемент 28 И не срабатывает, и импульс разрешени  со55

гласовани  скоростей не по витс  на первом выходе. Однако нова  ,ф.азировка делител  12 частоты приводит к смещению импульса на втором сигнальном входе ближе к временному, положению : - истинного-синхросигнала. В процессе такого смещени  наступает момент - . синхронизм, когда импульсы на обоих

входах второго элемента 28 И совпадут во времени, и на первом выходе блока управлени  начнет регул рно по вл ты- с  сигнал разрешени  согласовани  ; скоростей.

Блок 13 управлени  приемной стороны , изображенный на фиг.4, служит дл  формировани  импульсов согласовани  . скоростей (исключение дублирующих пр.сьшок) на приеме. В режиме установлени  синхронизма на выходе накопител  35 по входу в синхронизм - состо ние лог. о. При этом импульсы с выг

хода второго делител  15 частоты, по-ig го формирователей 39 и 40 имеют длительступающие на третий сигнальньй вход, проход т регистр 36 сдвига и комму- татор 37 и через четвертый выход nor ступают на сигнальный вход второго . делител  15 частоты, который работает 2о элемента 41 запрета-по вл етс  им- . при этом в автономном режиме,Импyль- пульс, устанавливающий накопитель 35

ность в два .тактовых интервала Q тем, чтобы не нарушалось совпадение импульсов при наличии, дублирующей посылки. . При срыве синхронизма на выходе

сы, поступающие от первого делител  14 частоты через второй сигнальньй .вход (не сфазированные с синхронизирующим сигналом) устанавливают в состо ние лог. 1 триггер 38, при котором на первый сигнальный вход разрешаетс  поступление всех откликов от приемни

как от истин- так и ложных).

ка 6 синхросигнала ( ных синхросигналов.

по входу в синхронизм в нулевое состо ние , после чего повтор етс  процесс установлени  синхронизма, опи25 санньй вьш1е.

Использование данного изобретени  по сравнению с прототипом, позвол ет снизить требуемую пропускную способность канала св зи за счет отсутст30 ВИЯ дополнительного канала св зи, в котором необходимо передавать помехо защищенные команды согласовани  скоростей и дополнительный синхронизирующий сигнал. Кроме этого, достига- етс 1: также некоторое упрощение устро йства и св занное с ним повьш1ение надежности.

При поступлении отклика от ложного синхросигнала импульс со второго формировател  40 импульсов вызывает.nej реброс триггера 38 в состо ние лог. о. При этом совпадение во времени импульсов на входах третьего элемента 34 И не происходит и на втором выходе блока 13 управлени  импульса согласовани  скоростей не по вл етс . Первый делитель 14 частоты фазируетс  в этом цикле ложным импульсом, вследствии чего на выходе элемента 41 запрета по вл етс  управл нлций импульс, вызывающий сброс в нулевое состо ние на- крпител  35 по входу в синхронизм. ;0т цикла к циклу происходит Смещение фазирующего импульса к положению син- ;хронизирующего сигнала до их совпа- дени . В последующих циклах элемент 41 .запрета срабатывать не будет, а будет по вл тьс  импульс на выходе первого элемента 32 И, вызывающий заполнение накопител  35 по входу в синхронизм. Процесс оканчиваетс  из- менением сигнала на выходе накопител  35 по входу в синхронизм на лог. 1, при котором коммутатор 37 пропускает на свой выход импульсы со второго

элемента 33 И, вызывающие перефази- ровку второго делител  15 частоты и затем по вление импульсов разрешени  согласовани  скоростей на выходе третьего элемента 34 И.

Одновременно с этим, через первые выходы блока 13 осуществл етс  подача управл ющих сигналов на третьи входы приемника 6 синхросигнала, по которым разрешаетс  формирование при наличии одиночных ошибок в истинном синхросигнале.

Импульсы на выходах первого и второэлемента 41 запрета-по вл етс  им- пульс, устанавливающий накопитель 35

ность в два .тактовых интервала Q тем, i чтобы не нарушалось совпадение импульсов при наличии, дублирующей посылки. . При срыве синхронизма на выходе

35

до 45 50 gg

по входу в синхронизм в нулевое состо ние , после чего повтор етс  процесс установлени  синхронизма, опи25 санньй вьш1е.

Использование данного изобретени  по сравнению с прототипом, позвол ет снизить требуемую пропускную способность канала св зи за счет отсутст30 ВИЯ дополнительного канала св зи, в котором необходимо передавать помехо защищенные команды согласовани  скоростей и дополнительный синхронизирующий сигнал. Кроме этого, достига- етс 1: также некоторое упрощение устройства и св занное с ним повьш1ение надежности.

Claims (1)

1. Формула изобретени 

   Система дл  асинхронного сопр жеч ни  импульсных потоков, содержаща  на передающей стороне вьщелитель тактовой частоты, выход которого соединен с тактовыми входами временного детектора и блока динамической пам ти , генератор тактговых импульсов и логический блок,выход которого и выход генератора тактовых импульсов соединены соответственно с первым и вторым сигнальными входами блока динамической пам ти, первьй выход которого  вл - етс  выходом передающей стороны, информационным входом которой  вл етс  вход вьщелител  тактовой частоты, а на приемной стороне приемник синхросигнала , логический блок и блок фазовой автоподстройки частоты, выход которого соединен с первым входом

   блока AHHaNtH4ecKOH пам ти, второй и первый выход которого подключены соответственно к выходу логического блока и первому входу блока фазовой автоподстройки частоты, причем информационным выходом системы, сигнальным и тактовым входами приемной стороны  вл ютс  соответственно второй выход блока динамической пам ти и первый и второй входы приемника синхросигнала, отли,чающа с  тем, что с целью улучшени  использовани  пропускной способности канала св зи, введены на передающей стороне селектор синхросигнала, блок управлени  и делитель частоты, тактовый вход которого объединен с выходом вьщелител  тактовой частоты и тактовыми входами блока управлени  и селектора синхросигнала , сигнальный вход, первьй и второй выходы которого подключены соответственно к входу вьиелител  тактовой частоты, перому сигнальному .входу блока управлени  и третьему сигнальному входу блока динамической пам ти, четвертый сигнальный вход, вторые и третьи выходы которого соединены Соответственно с первым выхо- дом блока управлени , первыми сигналь- ,ными входами временного детектора.и

   11 г

   . 1В

   Такт: .gx.

   Т

   77

   J-a СигндлвЗ

   ТЕ

   Si-т

   82-2

   RT

   9UZ.2

   первым входом логического блока, второй и третий входы которого пощслюче- ны соответственно к выходу генератора тактовых импульсов и выходу времен-- ного детектора, причем вторрй выход и второй сигнальный вход блока управ- лени  соединены соответственно с сигнальным входом и выходом делител  ча,стоты , а второй сигнальный вход вре-: менного детектора подключен к третьему выходу блока динамической пам ти, а на приемной стороне введены блок г управлени , первьй и второй делители

   мастоты, тактовые входы кото1УЫХ и тактовьй вход логического блока объединены с тактовым входом приемника синхросигнала, первьй и второй.выходы и третьи входы которого соединены соответственно с третьим входом блока динамической пам ти, первым сигнальным входом и первыми выходами блока управлени , второй и третий сигнальные -входы и второй, третий и четвертый выходы -которого подключены соответственно к выходу первого делител  частоты, выходу второго делител  частоты , сигнальному входу логического блока и сигнальным входам

   первого и второго делителей частоты .

   Распределитель | записи j.j

   I Sno8

   -лh

   «-г/ сиг6х .

   3-ий Лм.

   2-й сиен. 1х.

   фи. 3

   Такт.бх

   15

   l cumSx.

   .

   фие.Ц

   .