SU640438A1 - Устройство синхронизации цифровых сигналов - Google Patents

Description

Изобретение отноеитс  к радиотехнике и может иепользоватьс  в устройства.ч синхронизации приема в системах цифровой св зи.

Известно устройство синхронизации цифровых сигналов, содержащее объединенные по входу приемный регистр и сумматор цо модулю два, другой вход и выход которого подключены соответственно к выходу кодирующего блока и к входу приемника, к другому входу которого подключен один из выходов временного распределител , другие выходы которого подключены к входам кодирующего блока, причем выходы разр дов приемного регистра подк лючены к соответствующим входам дещифратора синхронизирующего сигнала , а к входу временного распределител  подключен выход формировател  сигнала фазировани , а также счетчик числа дублирований 1.

Однако известное устройство  вл етс  сложным.

Цель изобретени  - упрощение устройства путем исключени  функциональных блоков.

Дл  этого в устройство синхронизации цифровых сигналов, содержащее объединенные по входу приемный регистр и сумматор по модулю два, другой вход и выХОД которого подключены соответственно к выходу кодирующего блока и к входу приемника , к другому входу которого подключен один из выходов временного распределител , другие выходы которого подключены к входал коднрующего блока, причем выходы разр дов приемного регистра подключены к соответствующим входам дещнфратора синхронизирующего сигнала, а к входу временного распределител  подключен выход формировател  сигнала фазировани , а также счетчик числа дублирований , введены дополнительный сумматор по модулю два и блок задержки, при этом между входом и выходом прие.много регистра включен дополнительный сумматор по модулю два, выход которого и выход блока задержки через счетчик числа дублирований, к другому входу которого подключен выход дешифратора сиихронизпрующего спгнала, подключен к входам формировател  сигнала фазировани , выход которого подключен к входу блока задержки.

Ка чертеже представлена структурна  электрическа  схема устройства синхронизации цифровых сигналов.

Предложенное устройство содержит объединенные по входу приемный регистр / и сумматор 2 по модулю два, другой вход

н выход которого подключены соответственно к выходу кодирующего блока 3 и к входу приемника 4, к другому входу которого подключен один из выходов временного распределител  5, другие выходы которого подключены к входам кодирующего блока 3, причем выходы разр дов приемного регистра / подключены к соответствующим входам дешифратора 6 синхронпзирующего сигнала, а к входу временного распредели1ел  5 подключен выход формировател  7 сигнала фазировани , а также счетчик числа дублирований. Кроме того, устройство содержит дополнительный сумматор 9 по модулю два и блок 10 задержки, при этом между входом и выходом прпемного регистра / включеп дополнительный сумматор 9, по модулю два, выход которого и выход блока 10 задержки через счетчик 8 числа дублирований, к другому входу которого подключеи выход дешифратора 6 синхронизирующего сигиала, подключеи к входам формировател  7 сигнала фазировани , выход которого подключен к входу блока 10 задержки.

Предложеиное устройство работает следу .ющим образом.

Пусть блок передаваемого сигнала состоит из 60 символов, синхронизирующа  кодограмма содерл ит 15 символов со структурой 000010100110111 и дублируетс  три раза, иачина  с 16 символа блока (в ,ем случае длина блока, длина синхронизирующей кодограммы и ее структура и другие параметры могут быть иными).

При приеме из совокупиой имнульсной последовательности происходит выделение информационных значений цифровых сигпалов . Кроме того, дл  обеспечепи  синхронной работы временного распределител  иередающей стороны и временного распределител  5 ириемной стороны на основе приема во врем  пауз синхропизирующич кодограмм вырабатываетс  сигнал фазироваии , подаваемый иа временной распределитель 5 ириемиой стороны.

Цифровой сигнал, принимаемый из капала св зи, поступает иа сумматор 2 по модулю два, приемный регистр / и дополнительный сумматор 9 по модулю два. Временной распределитель 5 и кодирующий блок 3 аналогичны по назначению н peaлизации временному расиределителю н кодирующему блоку передающей стороиы.

Таким образом, при синхронной работе временных распределителей на передающей и приемной сторонах с выхода сумматора , по модулю два на приемник 4 {нриемнпк вокодерных сигналов) поступают только информационные значени  вокодерных сигналов . Через приемный регистр 1 проходит вс  совокуина  последовательность. Однако

каждый раз, когда во всех разр дах приемиого регистра 1 оказываетс  записаппой синхропизируюо а  кодограмма вида 000010100110111, на выходе дешифратора 6 синхроиизирующего сигнала формируетс  импульс. Счетчик 8 числа дублирований имеет два разр да и считает до трех. Доиолнительный сумматор 9 по модулю два обеспечивает проверку безошибочности однопменных символов соседних кодограмм, и, если они различны (О и 1 либо 1 и 0), формирует импульс сброса счетчика 8 числа дублирований в пулевое состо ние. Прием подр д трех синхронизирующих кодограмм характеризуетс  трем  импульсами на входе счетчика 8 числа дублированнй н отсутствием импульсов сброса в периоды между иервым и вторым, а также вторым и третьим импульсами с выхода дещифратора 6 синхронизирующего сигнала. На выходе формировател  7 сигиала фазировани , представл ющего собой элемент совпадени  на два входа, формируетс  сигнал фазировани , который подаетс  на временной распределитель 5. Через блок 10 задержки этот же сигнал постзпает па сброс счетчика 8 числа дублирований, и этап формировани  сигналов фазировани  повторг;етс  вновь.

При другой кратности дублировани  синхронизируюнгих кодограмм мен етс  только разр дность счетчика 5 числа дублирований и иодключение входов формировател  7 сигнала фазировани .

Предложенное устройство синхронизации цифровых сигналов характеризуетс  повышенной надежностью работы и простотой конструкции.

Claims (1)

1. Патент ФРГ X 2015498, кл. 21а 36/00, 1973.