SU1555886A1 - Многоканальное устройство передачи и приема асинхронных цифровых сигналов - Google Patents

Abstract

Изобретение относитс  к радиотехнике и св зи. Цель изобретени  - повышение пропускной способности. Дл  этого многоканальное устройство передачи и приема асинхронных цифровых сигналов содержит на передающей стороне мультиплексор асинхронных сигналов, два мультиплексора тактовых сигналов, блок разрежени  записи, коммутатор адресов, блок пам ти, определитель команд стаффинга, блок объединени , мультиплексор служебных сигналов, г-р синхросигналов, формирователь (Ф) адресов записи, Ф микроцикла, Ф конверта и канальных интервалов, Ф адресов считывани , фазовый детектор и Ф команд стаффинга, а на приемной стороне определитель фланга и канальных интервалов, определитель цикловой и сверхцикловой синхронизации, Ф разр дов канальных интервалов и микротактов и блоки восстановлени  информационных сигналов. 3 ил.

Description

Изобретение относитс  к радиотехнике и св зи и может быть использовано в многоканальных цифровых системах передачи информации с асинхронным вводом, а также в интегральных цифровых сет х св зи.

Целью изобретени   вл етс  повышение пропускной способности.

На фиг.1-2 представлена структурна  электрическа  схема передающей части многоканального устройства передачи и приема асинхронных цифровых сигналов; на фиг.З - то же, приемной части многоканального устройства передачи и приема асинхронных цифровых сигналов.

Устройство содержит на передающей стороне мультиплексор 1 асинхронных .сигналов, первый мультиплексор 2 тактовых сигналов, блок 3 разрежени  записи , коммутатор 4 адресов, блок 5 .-пам ти, содержащий блок 6 пам ти асинхронных потоков и блок 7 пам ти . разностей фаз, определитель 8 команд стаффинга, блок 9 объединени , мультиплексор 10 служебных сигналов, второй мультиплексор 11 тактовых сигналов, генератор 12 синхросигналов , формирователи адресов записи 13, микроцикла 14, конверта и канальных интервалов 15, адресов считывани  16, фазовый детектор 17 и формирователь 18 команд стаффинга, а на приемной стороне определитель 19 флага и канальных интервалов, определитель 20 цикловой и сверхцикловой синхронизации , формирователь 21 разр дов канальных интервалов и микротактов и

СП

;л yi

эо эо а

блоки 22 восстановлени  информационных сигналов, каждый из которых содержит формирователь 23 конверта, приемник 24 команд стаффинга, блок 25 фазовой автоподстройки, формирователь 26 сигнала записи и адресов, блок 27 пам ти и коммутатор 28 адресов считывани .

Многоканальное устройство передачи и приема асинхронных цифровых сигналов работает следующим образом.

На входы мультиплексора 1 поступают п тнадцать канальных асинхронных цифровых потоков с номинальными скорост ми 2,4 кбит/с, а на входы первого мультиплексора 2 поступают сигналы тактовых частот этих асинхронных потоков. С помощью мультиплексора

1и первого мультиплексора 2 осуще- .ствл етс  стробирование этих сигналов частотой, равной 64 кГц, т.е.

каждый асинхронньй поток стробиру- етс  частотой, равной 4 кГц. Адресные сигналы стробировани  подаютс  на синхронизирующие входы мультиплексора 1 и первого мультиплексора 2 с первых выходов генератора 12. С выхода мультиплексора стробированный сигнал поступает на вход блока 6, вход щего в состав блока 5, но запись в него будет производитьс  только при наличии сигнала разрешени  записи, который формируетс  блоком 3. С выхода первого мультиплексора

2стробированный сигнал поступает на второй вход блока 3, с помощью которого формируетс  сигнал разрешени  записи, задержанный на один такт. В результате такого выбора фор мировани  сигнала разрешени  записи предотвращаетс  возможность двухкратной записи одного и того же элемента входного асинхронного потока,так

как частота стробировани  выше так- товой частоты асинхронного потока. При сформированном сигнале записи запись информации будет возможна толь- ко при поступлении управл ющих сигналов на вход блока 3 с выхода формировател  14 микроцикла, которые определ ют необходимое временное положение согласно структуре канального конверта. Чтобы информаци  была записана в блок 6 пам ти асинхронных потоков, в нее через коммутатор 4 адресов подключаютс  адреса записи с выхода формировател  13 адресов запи си. Считывание информации из блока

0

5

0

5

,Q

.г

0

5

6производитс  при подаче адресов считывани  с.выхода формировател 

16 на коммутатор 4. Процессом выдачи адресов считывани  и записи информации в блок 6 управл ет формирователь 14 через свои выходы, а также сигнал второго выхода блока 3, который подаетс  на второй вход формировател  13. Формирователь 14 раздел ет моменты обращени  в блок 6 при записи и считывании информации. Второй мультиплексор 11 мультиплексирует тактовые сигналы асинхронных потоков, которые поочередно подключаютс  к входу фазового детектора 17, а на другой вход фазового детектора 17 подаетс  тактовый сигнал с частотой 2,4 кГц синхронного потока с выхода генератора 12. Сюда также подаетс  частота заполнени  512 кГц с выхода генератора 12.

Работа фазового детектора 17 управл етс  сигналом блока 9. Полученна  разность фаз в цифровом виде с выхода фазового детектора 17 подаетс  на вход блока 7 в составе блока 5, где хранитс  дл  каждого асинхронного цифрового потока отдельно. Считывание разностей фаз производитс  в момент 8-го байта. Процессом считывани  управл ют сигналы, поступающие на соответствующие входы блока

7с генератора 12, формировател  15 и формировател  14.

Дл  выравнивани  скоростей асин- хроных цифровых потоков с синхронным цифровым потоком примен етс  методом стаффинга. Дл  этого введен определитель 8, на третий вход которого поступают адреса записи с выхода формировател  13, а на первый вход подаютс  адреса считывани  с выхода формировател  16.

Работа определител  8 управл етс  также сигналами генератора 12, которые подаютс  на синхронизирующий вход определител  8, а также выходным сигналом формировател  14:

1 ск

А, 1сч

Выходной сигнал определител  8 управл ет работой формировател  16. Этот же сигнал подаетс  на третий вход формировател . 18, который формирует определенную команду стаффинга. Выходной сигнал определител  8, поступающий на формирователь 16, разэ 1

решает дополнительное считывание или запрещает считывание информации с блока 6, управл   процессом формировани  адресов считывани . Работа формировател  18 управл етс  также сигналами, поступающими на его синхронизирующий вход от генератора 12, от формировател  15.

Мультиплексор 10 обеспечивает ввод сигналов управлени  взаимодействи  цикловой и сверхцикловой синхронизации .

Формирователь 15 вырабатывает необходимые сигналы дл  работы всех узлов, св занных с ним, по поступающему сигналу на его вход от генератора 12 и сигналу определител  8.

Генератор 12 предназначен дл  формировани  всех сигналов, которыми обеспечиваютс  блоки устройства сопр жени  и разъединени . Он синхронизируетс  от системы св зи или коммутационного узла частотой 8 кГц. К нему поступают сигналы управлени  от приемной части устройства.

Выходные сигналы блока 6 мультиплексора 10, блока 7 и Формировател  18 поступают на входы блока 9, на выходе которого получают синхронный групповой поток, скорость передачи которого равна 64 кГц.

Синхронный групповой поток, поступающий с выхода системы св зи на вход приемной стороны устройства сопр жени , должен быть разделен на 15 асинхронных потоков с номинальными скорост ми передачи 2,4 кбит/с и с заданной точностью, также необходимо выделить сигналы управлени  - взаимодействи  каждого асинхронного цифрового потока.

Синхронный цифровой поток с выхода канала св зи параллельно поступает на определитель 19, определитель 20 и блоки 22. В свою очередь, в блоках 22 поток попадает на блок 27. Согласно структуре циклового синхросигнала и сверхциклового синхросигнала с помощью определител  20 происходит обнаружение этих сигналов и корректируетс  фаза сигналов генератора 12, предназначенных дл  приемной части, вырабатываетс  сигнал разрешени  поиска флагов определителю 19. Определитель 19 также выдает на выход сигналы управлени  - взаимодействи . Он  вл етс  общим узлом дл  всех каналов. После обна558866

ружени  флагов определитель 19 выдает на формирователь 23 всех блоков 22 разрешающий сигнал формировани  . структуры конвертов отдельно дл  каждого асинхронного цифрового потока. Определитель 19 осуществл ет также и контроль правильности принимаемых конвертов путем обнаружени  флагов.

Ю Прин то, что флаг обнаружен правильно при трехкратном последовательном его повторении. Потер  флага считаетс  при двухкратном последовательном его необнаружении.

15 -С выходов определител  19 управл етс  работа приемников 24 и блоков 25,

Согласно структуре конверта в приемнике 24 осуществл етс  определе20 ние и анализ команд стаффинга. Сб- ответствующа  команда стаффинга с выхода приемника 24 подаетс  на вход формировател  26. На основе анализа сигналов приемника 24 и при наличии

25 управл ющих сигналов соответствующего . канала на вторых входах от формировател  23 и других сигналов от формировател  21 и блока 25 формирователь 26. формирует адреса записи и

30 сигнал управлени  блоку 27. Блок 28 формирует адреса считывани  информации с блока 27, которые подаютс  через коммутатор 28 управл емым сигналом формировател  26. Считывание

зс информации из блока 27 осуществл етс  с приоритетом над процессом записи .

Формирователь 21 вырабатывает управл ющие сигналы, временное положе40 ние которых соответствует структуре канального конверта и они подаютс  на определитель 19, блок 25, приемник 24, формирователь 26.

Блок 25 предназначен дл  формиро45 ванк  сигналов тактовых частот каждого асинхронного потока. Его частота подстраиваетс  согласно прин тому коду разности фаз дл  каждого асинхронного потока.

50

Claims (1)

1. Формула изобретени 

   Многоканальное устройство передачи и приема асинхронных цифровых сигналов , содержащее на передающей стороне формирователь команд стаффинга и последовательно соединенные фазовый детектор и блок пам ти, а на приемной стороне бпоки восстановлени 

   715

   информационных сигналов, каждый из которых содержит приемник команд стаффинга и блок фазовой автоподстройки , первые входы которых объединены и  вл ютс  первым входом блока восстановлени  цифровых сигналов, содержащее также блок пам ти, отличающеес  тем, что, с це- |Льк повышени  пропускной способности, передающей стороне введены муль-

   на

   типлексор асинхронных сигналов,первый и второй мультиплексоры тактовых сигналов, блок разрешени  записи , коммутатор адресов, определитель команд стаффинга, блок объединени , мультиплексор служебных сигналов , генератор синхросигналов,формирователь адресов записи, формирователь микроцикла, формирователь конверта и канальных интервалов и формирователь адресов считывани , синхронизирующий вход которого объединен с синхронизирующими входами формировател  адресов записи, мультиплексора служебных сигналов, фор- мировател  конверта и канальных интервалов первого и второго мультиплексоров тактовых сигналов, формировател  микроцикла, фазового детектора формировател  команд стаффинга , определител  команд стаффинга,блока объединени , мультиплексора асинхронных сигналов, блока разрешени  записи и блока пам ти и подключен к первому выходу генератора синхросигналов , второй выход которого подключен к входу мультиплексора служебных сигналов, выход которого подключен к первому входу блока объединени , второй и третий входы которого соединены с первым и вторым выходами блока пам ти, второй и третий входы которого соединены с первыми выходами соответственно формировател  конверта и канальных интервалов и формировател  адресов считывани , второй выход которого подключен к первым входам коммутатора адресов

   и определител  команд стаффинга, вто- которого  вл етс  выход блока пам рой вход последнего из которых вместе с четвертым входом блока объединени , первым входом блока разрешени  записи, четвертым и п тым входами блока пам ти, вторым входом коммутатора адресов, первым входом формировател  адресов считывани  и первым входом формировател  адресов за- писи, подключен к выходу формирова55

   ти асинхронных потоков, п ть входов которого  вл ютс  соответственно тре тьим, п тым, шестым, седьмым и восьмым входами блока пам ти, а на приемной стороне введены определитель флагов и канальных интервалов,определитель цикловой и сверхцикловой синхронизации и формирователь разр дов канальных интервалов и микро8

   0

   0

   5

   тел  микроцикла, вход которого подключен к второму выходу формировател  конверта и канальных интервалов , третий выход которого подключен к первому входу формировател  команд стаффинга, второй вход которого объединен с вторым входом формировател  адресов считывани  и подключен к первому выходу определител  команд стаффинга, второй выход которого подключен к входу формировател  конверта и канальных интервалов , четвертый выход которого под5 ключей к третьему входу формировател  адресов считывани , причем выход мультиплексора асинхронных сигналов подключен к шестому входу блока пам ти, седьмой вход которого соединен с первым выходом блока разрешени  записи, второй выход которого подключен к второму входу формировател  адресов записи, выход которого подключен к третьим входам определител  команд стаффинга и коммутатора адресов, выход последнего из которых подключен к восьмому входу бло- ка пам ти, выход первого мультиплексора тактовых сигналов подключен к

   0 второму входу блока разрешени  записи , выход второго мультиплексора тактовых сигналов- подключен к первому входу фазового детектора, второй вход которого соединен с выходом блока объединени , п тый вход которого соединен с выходом формировател  команд стаффинга, второй выход генератора синхросигналов соединен с входом мультиплексора служебных сигналов,

   Q при этом блок пам ти содержит блок

   пам ти асинхронных потоков и блок пам ти разностей фаз, синхронизирующие входы которых объединены и  вл ютс  синхронизирующим входом блока пам ти,

   5 первым, вторым и четвертым входами которого  вл ютс  первый, второй и третий входы блока пам ти разностей фаз, выход которого  вл етс  вторым выходом блока пам ти, первым выходом

   5

   5

   ти асинхронных потоков, п ть входов которого  вл ютс  соответственно третьим , п тым, шестым, седьмым и восьмым входами блока пам ти, а на приемной стороне введены определитель флагов и канальных интервалов,определитель цикловой и сверхцикловой синхронизации и формирователь разр дов канальных интервалов и микротактов , первый выход которого подключен к первому входу определител  флагов и канальных интервалов, синхронизирующий вход которого объединен с синхронизирующими входами все блоков восстановлени  информационных сигналов определител  цикловой и сверхцикловой синхронизации и формировател  разр дов канальных интервалов и микротактов и подключен к первому выходу генератора синхросигналов передающей стороны, к первому и второму входам которого подключены первый и второй выходы определител  цикловой и сверхцикловой синхронизации, первый вход которого соединен с первым выходом определител  флагов и канальных интервалов , второй вход которого соединен с третьим выходом определител  цикловой и сверхцикловой синхрони- - заций, вход группового потока которого объединен с одноименными входами всех блоков восстановлени  информационных сигналов и определител  -флагов и канальных интервалов, второй вход которого соединен с вторым выходом формировател  разр дов канальных интервалов и микротактов, третий, четвертый и п тый выходы которого подключены соответственно к объединенным первым, вторым и третьим входам блоков восстановлени  информационных сигналов,четвертые и объединенные п тые входы которых подключены соответственно к вторым и третьему выходам определител  флагов и канальных интервалов, причем в каждый блок восстановлени  информа-- ционных сигналов введены последовательно соединенные формирователь кон- зерта, формирователь сигнала записи и адресов и коммутатор адресов считывани , выход которого соединен с первым входом блока пам ти, второй

   Q вход которого объединен с вторыми

   входами коммутатора адресов считывани  и формировател  сигнала записи и адресов и подключен к выходу блока фазовой автоподстройки, второй

   5 вход которого подключен к второму выходу формировател  конверта, третий выход которого через приемник команд стаффннга подключен к третьему входу формировател  сигнала запи0 си и адресов, второй выход которого подключен к объединенным третьим входам коммутатора адресов считывани  и блока пам ти, четвертый вход которого  вл етс  входом группового

   5 потока блока восстановлени  информа- . ционных сигналов, синхронизирующими входами которого  вл ютс  одноименные входы формировател  конверта и блока фазовой автоподстройки, третий

   0 вход которого  вл етс  вторым входом блока восстановлени  информационных сигналов, первым, третьим, четвертым и п тым входами которого  вл ютс  соответственно четвертый вход формиs ровател  сигнала записи и адресов, третий вход приемника команд стаф- финга,вход формировател  конверта и пер- вый вход приемника команд стаффинга.

   5s Ч

   I

   |

   м

   I

   -$

   t