JPH04127734A - ビット多重化システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 広帯域の信号を伝送する場合等に使用される高速のビッ
ト多重伝送システムに関し、 複数のチャネルのディジタル信号をパラレル・シリアル
変換によりビット多重化して伝送する際に、受信側にお
ける多重分離後の各チャ名ルの信号の位相のずれをなく
することを目的とし、複数のチャネルの信号にそれぞれ
、フレーム同期パターン、および、チャネル識別情報を
付加する同期情報付加手段と、前記フレーム同期パター
ン、および、チャネル識別情報を付加された各チャネル
の信号を、所定の先頭チャネルから順にシリアル・パラ
レル変換によってビット多重化するシリアル・パラレル
変換手段と、前記ビット多重化された信号を伝送する伝
送路と、前記伝送されたビット多重化された信号を、前
記複数のチャネルの数に等しい数の信号にシリアル・パ
ラレル変換するシリアル・パラレル変換手段と、前記等
しい数の信号のうちの１つの信号を入力して、該信号に
おいて前記フレーム同期パターン、および、前記チャネ
ル識別情報を検出するチャネル識別情報検出手段と、前
記複数のチャネルの数に等しい数の信号の順序を循環的
に並べ替えるシフトマトリクス手段と、前記シフトマト
リクス手段から出力された複数の信号のうち一部分の信
号を、それぞれ１ビット遅延させる選択遅延手段と、前
記検出したチャネル識別情報に基づいて、前記シフトマ
トリクス手段を制御して、該シフトマトリクス手段から
出力された複数の信号が、前記先頭チャネルから順に並
ぶように並べ替える並べ替え制御手段と、前記検出した
チャネル識別情報に基づいて、前記シリアル・パラレル
変換手段から出力された複数の信号のうち先頭の位置の
信号のチャネルを認識し、前記選択遅延手段を制御して
、前記シリアル・パラレル変換手段から出力された複数
の信号のうち、前記先頭の位置の信号のチャネルに対応
する信号、および、該信号に続く信号を、それぞれ１ビ
ット遅延させる遅延制御手段とを有してなるように構成
する。

〔産業上の利用分野〕

本発明は、広帯域の信号を伝送する場合等に使用される
高速のビット多重伝送システムに関する。

例えば、テレビジョンのＮＴＳＣ信号と高品位テレビジ
ョン（ＨＤＴＶ）用のＭＵＳＥ信号とを多重化して伝送
する場合においては、ＭＵＳＥ信号はＮＴＳＣ信号の約
２倍のアナログ信号帯域を有するため、これらの信号を
ディジタル符号化して伝送する際には、ＭＵＳＥ信号は
ＮＴＳＣ信号の約２チャネル分を使用して伝送すること
が考えられている。しかしながら、ＭＵＳＥ信号等の映
像信号は広帯域の信号であるため、これらの信号を多重
化した信号は非常な高速となって、従来のフレーム多重
化伝送の技術を単純に適用することは困難である。

本発明は、上記のような高速のディジタル信号を複数の
チャネルを使用してビット多重化して伝送するビット多
重伝送システムに関するものである。

〔従来の技術および発明が解決しようとする課題〕第５
図は、従来のフレーム同期多重伝送システムの構成を示
すものである。フレーム同期多重伝送システムにおいて
は、送信側の同期多重部において、複数のチャネルの信
号を多重化した信号にフレーム同期パターンを付加する
ことによりフレーム同期多重化された信号が、そのまま
伝送路上に送出され、受信側においては、同期分離部に
おいて上記のフレーム同期多重化された信号のフレーム
同期パターンを検出することにより上記のフレーム同期
多重化された信号の各チャネル成分のタイミングを認識
して、各チャネルの毎の信号として分離出力することが
できる。

しかしながら、このようなフレーム同期多重伝送システ
ムは、伝送速度が数１００Ｍｂｐｓ以下の信号には適用
できるが、前述のテレビジョン映像信号を複数多重化し
たような高速のディジタル信号の伝送には適用できない
。したがって、このような高速の多重化された信号の伝
送の際には、各チャネルの信号を、少なくとも多重化の
最終段においては、単なるパラレル・シリアル変換によ
って多重化して伝送路上に送出し、また、これに対応し
て受信側においては、伝送路上の信号をシリアル・パラ
レル変換によって単純にパラレル信号に分離し、その後
、このパラレル信号線のうち、どの信号線に先頭チャネ
ル（ＣＨ１）が出力されているかを検出して、シフトマ
トリクス回路によって、上記のパラレル信号を循環的に
並べ替えることにより、各チャフルの信号を得ている。

ところが、上記のように、送信側でパラレル。

シリアル変換した信号は、元の各チャネル１（ｉ＝１〜
ｎ）のタイミングｔにおける信号をＣＨｉ（１）とする
と、伝送路上の信号は、ＣＨＩ　（ｔ）ＣＨ２（ｔ）、
　　・・・ＣＨｉ　　（ｔ）、　　・・・ＣＨｎ　（ｔ
）’、ＣＨＩ　（ｔ＋１）、ＣＨ２（ｔ＋１）、・・Ｃ
Ｈｉ　（ｔ＋１）、　　・・・ＣＨｎ　（ｔ＋１）ＣＨ
Ｉ　（ｔ＋２）、ＣＨ２（ｔ＋２）、　　・・・ＣＨｉ
　　（ｔ＋２）、　　・・・ＣＨｎ　（ｔ＋２）　　・
・−となるが、受信側で単にシリアル・パラレル変換す
る場合には、このシリアル信号をどのタイミングで区切
ってパラレル変換するかの情報が伝送されていないため
、例えば、［ＣＨｉ　　（ｔ）、　　・・−ＣＨｎ　（
ｔ）、ＣＨＩ　（ｔ＋１）、ＣＨ２（ｔ＋１）、・・・
ＣＨｉ−１（ｔ＋１）］、［ＣＨｉ　　（ｔ＋１）、　
　・・・ＣＨｎ　（ｔ＋１）、ＣＨＩ（ｔ＋２）、ＣＨ
２（Ｌ＋２）、　　・　・　・ＣＨｉｌ　（ｔ＋２）］
、　　・・・というように区切られてパラレル変換され
てしまう。

すなわち、受信側でシリアル・パラレル変換された信号
においては、一般に、チャネル間の位相がずれてしまう
。このことは、特に、前述のＭＵＳＥ信号をＮＴＳＣ信
号のチャネルを使用して伝送するような場合には、ＭＵ
ＳＥ信号のＤ７　（ｔ）・・・Ｄ４　（ｔ）、Ｄ３　（
ｔ）、　　・・・Ｄｏ　（ｔ）なる８ビットのデータを
上位４ビットＤ７　（ｔ）。

・・　・Ｄ４　　（ｔ）と、下位４ビットＤ３　（ｔ）
。

・・・Ｄｏ　（ｔ）とを、それぞれ別の（ＮＴＳＣ信号
用）チャネルによって多重化伝送することになるが、同
じタイミングものデータの上位４ビットと下位４ビット
とが、受信側における分離後においては、互いに１ビッ
トずれて出力されることになり、データが壊れてしまう
ことになる。という問題があった。

本発明は、上記の問題点に鑑み、なされたもので、複数
のチャネルのディジタル信号をパラレル・シリアル変換
によりビット多重化して伝送する際に、受信側における
多重分離後の各チャネルの信号の位相のずれをなくする
ことができる高速のビット多重伝送システムを提供する
ことを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の基本構成図である。

第１図において、１は同期情報付加手段、２はシリアル
・パラレル変換手段、３は伝送路、４はシリアル・パラ
レル変換手段、５はシフトマトリクス手段、６は選択遅
延手段、７はチャネル識別情報検出手段、８は並べ替え
制御手段、そして、９は遅延制御手段である。

同期情報付加手段１は、複数のチャネルの信号にそれぞ
れ、フレーム同期パターン、および、チャネル識別情報
を付加する。

シリアル・パラレル変換手段２は、前記フレーム同期パ
ターン、および、チャネル識別情報を付加された各チャ
ネルの信号を、所定の先頭チ＋ネルＣＨＩから順にシリ
アル・パラレル変換によってビット多重化する。

伝送路３は、前記ビット多重化された信号を伝送する。

シリアル・パラレル変換手段４は、前記伝送されたビッ
ト多重化された信号を、前記複数のチャネルの数に等し
い数の信号にシリアル・パラレル変換する。

チャネル識別情報検出手段７は、前記等しい数の信号の
うちの１つの信号を入力して、該信号において前記フレ
ーム同期パターン、および、前記チャネル識別情報を検
出する。

シフトマトリクス手段５は、前記複数のチャネルの数に
等しい数の信号の順序を循環的に並べ替える。

選択遅延手段６は、前記シフトマトリクス手段５から出
力された複数の信号のうち一部分の信号を、それぞれ１
ビット遅延させる。

並べ替え制御手段８は、前記検出したチャネル識別情報
に基づいて、前記シフトマトリクス手段５を制御して、
該シフトマトリクス手段５から出力された複数の信号が
、前記先頭チャ矛ルＣＨＩから順に並ぶように並べ替え
る。

遅延制御手段９は、前記検出したチャネル識別情報に基
づいて、前記シリアル・パラレル変換手段４から出力さ
れた複数の信号のうち先頭の位置の信号のチャネルＣＨ
Ｉを認識し、前記選択遅延手段６を制御して、前記シリ
アル・パラレル変換手段４から出力された複数の信号の
うち、前記先頭の位置の信号のチャネルＣＨＩに対応す
る信号、および該信号に続く信号を、それぞれ１ビット
遅延させる。

〔作用〕

前述のように、送信側でパラレル・ 換された伝送路上の信号ＣＨＩ　（ｔ）（ｔ）、・・・
ＣＨｉ　（ｔ）、　　・・ＣＨＩ　（ｔ＋１）、ＣＨ２
（ｔ＋１）Ｈｉ　（ｔ＋１）、　　・・・ＣＨｎ　（ｔ
＋１　（ｔ＋２）、ＣＨ２（ｔ＋２）、　　・シリアル
変 、ＣＨ２ ・ＣＨｎ　（ｔ） 、・・・Ｃ １）、ＣＨ ・・ＣＨｉ （ｔ＋２）、　　・・・ＣＨｎ　（ｔ＋２）　　・・・
が、受信側で単にシリアル・パラレル変換される場合に
は、このシリアル信号をどのタイミングで区切ってパラ
レル変換するかの情報が伝送されていないため、例えば
、［ＣＨｉ　　（ｔ）、−・−ＣＨｎ（ｔ）、ＣＨＩ　
（ｔ＋１）、ＣＨ２（ｔ＋１）。

・・・ＣＨｉ−１（ｔ＋１）］、［ＣＨｉ　（を十１）
、　　・・・ＣＨｎ　（ｔ＋１）、ＣＨＩ　（ｔ＋２）
ＣＨ２（ｔ＋２）、　　・・・ＣＨｉ−１（ｔ＋２）］
・・・というように区切られてパラレル変換されてしま
う。

そして、上記のシフトマトリクス手段５によって、上記
のパラレル出力は、それぞれ並べ替えられて、例えば、
［ＣＨｌ　（ｔ＋１）、ＣＨ２（ｔ＋１）、・・・ＣＨ
ｉ−１（ｔ＋１）、ＣＨｉ（ｔ）、　　　・　・　・　
ＣＨｎ　　（ｔ）　　コ　、　　　ＥＣＨＩ　　（ｔ＋
２）、ＣＨ２（ｔ＋２）、　　・・・ＣＨｉ−１（ｔ＋
２）、ＣＨｉ　　（ｔ＋１）、−ＣＨｎ　（ｔ＋１）］
、・・・のようになる。すなわち、シフトマトリクス手
段５の出力においては、一般に、チャネル間の位相がず
れている。

しかしながら、ここで、上記の遅延制御手段９によって
、前記シフトマトリクス手段５から出力された複数の信
号のうち、前記先頭の位置の信号のチャネル（ＣＨ１）
に対応する信号、および該信号に続く信号を、それぞれ
１ビット遅延させるように前記選択遅延手段６を制御す
る。すなわち、上記の例では、前記シフトマトリクス手
段５から出力された複数の信号のうち、前記先頭の位置
の信号のチャネル（ＣＨＩ　）に対応する信号、および
該信号に続く信号とは、［ＣＨｉ　　（ｔ）、　　・・
・ＣＨｎ　（ｔ）、ＣＨＩ　（ｔ＋１）、ＣＨ２（ｔ＋
１）、・・・ＣＨｉ−１（ｔ＋１）］におけるＣＨＩ　
（ｔ＋１）、ＣＨ２（ｔ＋１）、　　・・・ＣＨｉ−１
（ｔ＋１）であり、ＣＣＨ４（ｔ＋１）。

・・・ＣＨｎ　（ｔ＋１）、ＣＨＩ　（ｔ＋２）、ＣＨ
２（ｔ＋２）、　　・・・ｃＨｌ−１（ｔ＋２）］にお
けるＣＨＩ　（ｔ＋２）、ＣＨ２（ｔ＋２）。

・・・ＣＨｉ−１（ｔ＋２）である。選択遅延手段６に
おいて、［ＣＨｉ　（ｔ）、　　・・・ＣＨｎ（ｔ）、
ＣＨＩ　（ｔ＋１）、ＣＨ２（ｔ、＋１）。

・・・ＣＨｉ−１（ｔ＋１）］は、［ＣＨｉＣｔ）−−
−ＣＨｎ　　（ｔ）、ＣＨＩ　　（ｔ）、ＣＨ２（ｔ）
・・・ＣＨｉ−１（ｔ）］　となり、［ＣＨｉ（ｔ＋１
）、　　−−・ＣＨｎ　　（ｔ＋１）、ＣＨＩ　　（ｔ
＋２）、ＣＨ２（ｔ＋２）、　　・　・　・ＣＨｉ−１
（ｔ＋２）］は、［ＣＨｉ　　（ｔ＋１）、−−−ＣＨ
ｎ（ｔ＋１）、ＣＨＩ　（ｔ＋１）、ＣＨ２（ｔ＋１）
。

・・・ＣＨｉ−１（ｔ＋１）］となる。

ここで、シフトマトリクス手段５は、パラレル信号の個
々のチャネルの位相は変えないので、上記の選択遅延手
段６の作用は、シフトマトリクス手段５によって並べ替
えられる前に行っても後に行ってもよい。この場合、選
択遅延手段６は、上記の例では、シフトマトリクス手段
５の出力［ＣＨｌ　　（ｔ＋１）、ＣＨ２（ｔ＋１）、
　　・・・ＣＨｉ−１（ｔ＋１）、ＣＨｉ　　（ｔ）、
　　・・・ＣＨｎ（ｔ）１を［ＣＨｌ　（ｔ）、　ＣＨ
２（ｔ）、・・・ＣＨｉ−１（ｔ）、ＣＨｉ　　（ｔ）
、　　・・・ＣＨｎ（ｔ）］とし、［ＣＨ１（ｔ＋２）
、ＣＨ２（ｔ＋２）、　　・　・　・ＣＨｉ−１（ｔ＋
２）、ＣＨｉ　（ｔ＋１）、　　・・−ＣＨｎ　（ｔ＋
１）］を［ＣＨ１（ｔ＋１）、ＣＨ２（ｔ＋１）、　　
・　・　・ＣＨｉ　−１（ｔ　＋　１　）　、　　ＣＨ
ｉ　　（ｔ　＋　１　）　、　　・　・　・ＣＨｎ　（
ｔ＋１）］　とする。

こうして、複数のチャネルのディジタル信号をパラレル
・シリアル変換によりビット多重化して伝送する際に、
受信側における多重分離後の各チャネルの信号の位相の
ずれをなくすることができる。

〔実施例〕

第２図は、本発明の実施例の構成を示すものである。第
２図において、１１はフレーム同期パターン・チャネル
ＩＤ付加回路、１２はパラレル・シリアル変換回路、１
３は伝送路、１４はシリアル・パラレル変換回路、１５
はシフトマトリクス回路、１６はコントローラ、１７は
１ビット遅延回路である。　送信側のフレーム同期パタ
ーン・チャネルＩＤ付加回路１１は、複数のチャネルＣ
ＨＩ、ＣＨ２，・−−ＣＨｎからのデータを並行して受
は入れて、それぞれのデータに、所定のフレーム同期パ
ターンと、各チャネルを識別するためのチャネルＩＤを
付加する。

これらの複数のチャネルＣＨＩ、ＣＨ２，・・・ＣＨｎ
信号は、パラレル・シリアル変換回路１２においてパラ
レル・シリアル変換されることによりビット多重化され
て、伝送路１３上を伝送される。

そして、受信側のシリアル・パラレル変換回路１４にお
いては、前述のように、ビット多重の位相に無関係に、
伝送路１３上の出力信号がシリアル・パラレル変換され
る。伝送路１３上のデータと、シリアル・パラレル変換
されたデータの１例は、第３図の■および■に示されて
いる。第３図において、１．２．・・・ｉ、・・・ｎは
、それぞれ、ＣＨＩ、ＣＨ２，・・・ＣＨｉ、　　・・
・ＣＨｎからの同一位相の１ビットデータを示し、１′
２′　　・・・ｉｌ、・・・ｎ′は、１，２．・・・ｉ
、・・・ｎに続くタイミングの同一位相のｎビットデー
タ、そして、１’、２”、　　・・・ｉｌ・・・ｎ＃は
、ｌ’、２’、　　・・・ｉｌ、・・・ｎ′に続くタイ
ミングの同一位相のｎビットデータである。第３図の例
では、シリアル・パラレル変換によって、ＣＨＩの位置
にＣＨ３のデータ（ビット）が位置している。

シフトマトリクス回路１５は、初期状態においては、そ
のパラレル信号入力をそのままスルーでシリアルする。

コントローラ１６は、上記のシフトマトリクス回路１５
のＣＨＩの位置の信号をモニタして、上記のフレーム同
期パターンと、該パターンに続くチャネルＩＤを検出し
、これにより、シフトマトリクス回路１５の出力のＣ）
ＩＩ　（１ビット目）の位置に、第３図の例では、ＣＨ
３の信号が出力されていることを認識する。これに応じ
て、コントローラ１６は、制御信号Ｃ１によってシフト
マトリクス回路１５を制御して、シリアル・パラレル変
換回路１４のパラレル出力を循環的に２ビットシフトし
て、シフトマトリクス回路１５の出力において、ＣＨＩ
の信号がＣＨＩ（１ビット目）の位置に来るようにする
。

さらに、コントローラ１６は、シリアル・パラレル変換
回路１４から出力されたＣＨＩの信号および１ｃＨ１の
信号に続く信号ＣＨ２を１ビット遅延させるように、１
ビット遅延回路１７を制御する。ここで、シリアル・パ
ラレル変換回路Ｉ４から出力されたＣＨＩの信号に続く
信号がＣＨ２までであることは、初めにシフトマトリク
ス回路１５の出力のＣＨＩ（１ビット目）の位置にＣＨ
３の信号が出力されていることから認識される。

１ビット遅延回路１７は、前述の選択遅延手段を実現す
るように、ｎ個のＤ型フリップフロップ回路を並列に並
べたもので、コントローラ１６からの制御信号Ｃ２によ
って指定されたビットのみが対応するＤ型フリップフロ
ップ回路によって選択的に１ビット遅延させられる。

こうして、第３図の■に示されるように、１ビット遅延
回路１７からは、ビット位相の揃ったｎビットのデータ
がＣＨＩからＣＨｎの順に出力される。

第４図は、前述のように、ＭＩＪＳＥ信号をＮＴＳＣ信
号のチャネルを使用して伝送するような際の各チャネル
のデータを発生する構成例を示すものである。

ＮＴＳＣ信号の２倍のアナログ信号帯域を有するＭＵＳ
Ｅ信号は、Ａ／Ｄ変換回路２１において、ＮＴＳＣ信号
の２倍の周波数２ｆｃのサンプリングクロックのタイミ
ングでＡ／Ｄ変換され、ＢＡ／Ｄ変換回路２１の８ビッ
トのパラレル出力のうち、上位４ビットは、ＣＨＩのチ
ャネル送信部内で、２サンプリング分シリアル・パラレ
ル変換されて８ビットの信号に変換され、多重化回路２
３において該２サンプリング分の上位ビットのデータは
、多重化されてＣＨＩのデータ信号ＤＡＴＡとして、第
２図のフレーム同期パターン・チャネルＩＤ付加回路１
１に送られる。これと並行して、上記のＡ／Ｄ変換回路
２１０８ビットパラレル出力の下位４ビットは、同じく
２サンプリング分シリアル・パラレル変換されて８ビッ
トの信号に変換された後、ＣＨ２のチャネル送信部内で
多重北回ｌｌ！Ｉ２６において該２サンプリングクロッ
ク分の下位ビットのデータは多重化されてＣＨ２のデー
タ信号ＤＡＴＡとして、第２図のフレーム同期パターン
・チャネルＩＤ付加回路１１に送られる。

通常のＮＴＳＣ信号は、例えば、ＣＨ３のチャネル送信
部において、Ａ／Ｄ変換回路２７において、ＮＴＳＣ信
号の周波数ｆ、のサンプリングクロックのタイミングで
Ａ／Ｄ変換され、該Ａ／Ｄ変換回路２７の８ビットのパ
ラレル出力は、ＣＨ３のチャネル送信部内の多重化回路
２８においてｌサンプリングクロック分多重化されてＣ
Ｈ３のデータ信号ＤＡＴＡとして、第２図のフレーム同
期パターン・チャネルＩＤ付加回路１１に送られる。

また、上記のＭＵＳＥ信号およびＮＴＳＣ信号の送信に
対応して、受信側において第２図の１ビット遅延回路１
７から得られたｎチャネルの信号は、例えば、第４図に
示されるように、ＣＨＩの信号は、ＣＨＩのチャネル受
信部内の多重分離回路２９においてＮＴＳＣ信号の周波
数ｆｃＯサンプリングクロックのタイミングで多重分離
され、上記の２サンプリングクロック分の上位ビットの
データは、パラレル・シリアル変換回路３０において、
ＮＴＳＣ信号の２倍の周波数２ｆＣのサンプリングクロ
ックのタイミングで、各サンプリングサイクル２ｆｃの
上位４ビットのデータとして出力され、Ｄ／Ａ変換回路
３３の上位４ビットの入力として印加される。これと並
行して、第２図の１ビット遅延回路１７から得られたＣ
Ｈ２の信号は、ＣＨ２のチャネル受信部内の多重分離回
路３４においてＮＴＳＣ信号の周波数ｆｃのサンプリン
グクロックのタイミングで多重分離され、上記の２サン
プリングクロック分の下位ビットのデータは、ＣＨＩの
チャネル受信部内のパラレル・シリアル変換回路３Ｉに
おいて、ＮＴＳＣ信号の２倍の周波数２ｆｃのサンプリ
ングクロックのタイミングで、各サンプリングサイクル
２ｆ、の下位４ビットのデータに変換され、Ｄ／Ａ変換
回路３３の下位４ビットの入力として印加される。

こうして、ＭＵＳＥ信号がＤ／Ａ変換回路３２の出力と
して再生される。

通常のＮＴＳＣ信号は、例えば、受信側において第２図
の１ビット遅延回路１７から得られたＣＨ３の信号は、
ＣＨ３のチャネル受信部内の多重分離回路２９において
ＮＴＳＣ信号の周波数ｆｃのサンプリングクロックのタ
イミングで多重分離され、Ｄ／Ａ変換回路３６において
Ｄ／Ａ変換されることにより再生される。

〔発明の効果〕

本発明のビット多重伝送システムによれば、複数のチャ
ネルのディジタル信号をパラレル・シリアル変換により
ビット多重化して伝送する際に、受信側における多重分
離後の各チャネルの信号の位相のずれをなくすることが
できる。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明の実施例の構成図、 第３図は、第２図の構成の受信側装置内のデータのタイ
ミングを示す図、 第４図は、ＭＵＳＥ信号をＮＴＳＣ信号伝送のための２
チヤネルを使用して伝送する構成を示す図、そして、 第５図は従来のフレーム同期多重伝送システムの構成を
示す図である。 〔符号の説明〕 １−同期情報付加手段、２・−シリアル・パラレル変換
手段、３−伝送路、４・・・シリアル・パラレル変換手
段、５・−シフトマトリクス手段、６−選択遅延手段、
７−チャネル識別情報検出手段、８並べ替え制御手段、
９−遅延制御手段、１１−・フレーム同期パターン・チ
ャネルＩＤ付加回路、Ｉ２−・パラレル・シリアル変換
回路、１３−伝送路、１４・−・シリアル・パラレル変
換回路、１５−シフトマトリクス回路、１６−コントロ
ーラ、１７１ビット遅延回路、２１．２７・・・Ａ／Ｄ
変換回路、２２．２５・・・シリアル・パラレル変換回
路、２３゜２６．２８・・・多重化回路、２９，３４．
３５・・・多重分離回路、３０．３１・・・パラレル・
シリアル変換回路、３２．３６・・・Ｄ／Ａ変換回路。

Claims (1)

1. 【特許請求の範囲】 １、複数のチャネルの信号にそれぞれ、フレーム同期パ
   ターン、および、チャネル識別情報を付加する同期情報
   付加手段（１）と、 前記フレーム同期パターン、および、チャネル識別情報
   を付加された各チャネルの信号を、所定の先頭チャネル
   （ＣＨ１）から順にシリアル・パラレル変換によってビ
   ット多重化するシリアル・パラレル変換手段（２）と、 前記ビット多重化された信号を伝送する伝送路（３）と
   、 前記伝送されたビット多重化された信号を、前記複数の
   チャネルの数に等しい数の信号にシリアル・パラレル変
   換するシリアル・パラレル変換手段（４）と、 前記等しい数の信号のうちの１つの信号を入力して、該
   信号において前記フレーム同期パターン、および、前記
   チャネル識別情報を検出するチャネル識別情報検出手段
   （７）と、前記複数のチャネルの数に等しい数の信号の
   順序を循環的に並べ替えるシフトマトリクス手段（５）
   と、 前記シフトマトリクス手段（５）から出力された複数の
   信号のうち一部分の信号を、それぞれ１ビット遅延させ
   る選択遅延手段（６）と、 前記検出したチャネル識別情報に基づいて、前記シフト
   マトリクス手段（５）を制御して、該シフトマトリクス
   手段（５）から出力された複数の信号が、前記先頭チャ
   ネル（ＣＨ１）から順に並ぶように並べ替える並べ替え
   制御手段（８）と、前記検出したチャネル識別情報に基
   づいて、前記シリアル・パラレル変換手段（４）から出
   力された複数の信号のうち先頭の位置の信号のチャネル
   を認識し、前記選択遅延手段（６）を制御して、該記シ
   リアル・パラレル変換手段（４）から出力された複数の
   信号のうち、前記先頭の位置の信号のチャネル（ＣＨ１
   ）に対応する信号、および、該信号に続く信号を、それ
   ぞれ１ビット遅延させる遅延制御手段（９）とを有して
   なることを特徴とするビット多重化システム。 ２、前記同期情報付加手段（１）と、 前記シリアル・パラレル変換手段（２）とを有してなり
   請求項１記載のシステムに使用される送信装置。 ３、前記シリアル・パラレル変換手段（４）と、前記チ
   ャネル識別情報検出手段（７）と、 前記シフトマトリクス手段（５）と、 前記選択遅延手段（６）と、 前記並べ替え制御手段（８）と、 前記遅延制御手段（９）とを有してなり請求項１記載の
   システムに使用される受信装置。