JPH04124924A - 時分割多重伝送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数段の多重化部および分離部において、それぞれ、多
重および分離を行う高速の時分割多重伝送システムに関
し、 受信側装置の回路規模を小型化することを目的とし、 受信側装置に、それぞれ、フレーム同期ビット、および
、チャネルＩＤを含み、ＢＳＩ化された第１の複数の信
号を時分割多重してなるシリアル信号を入力して、上記
の第１の複数の信号を所定のグループ毎に多重化した信
号に対応する第２の複数の信号に分離する高速分離部と
、前記第２の複数の信号を、それぞれ入力して、前記第
１の複数の信号に分離する複数の低速分離部とを有して
なる時分割多重伝送システムにおいて、前記受信側装置
は、セレクタ部と、制御部とを有してなり、前記高速分
離部は、前記シリアル信号を入力して、前記第２の複数
の信号にシリアル・パラレル変換するシリアル・パラレ
ル変換回路と、前記シリアル・パラレル変換回路からパ
ラレルに出力される複数の信号の順序を前記制御部の制
御の下に並べ替えるシフトマ）　ＩＪクス回路とを有し
、前記複数の低速分離部は、それぞれ、前記第２の複数
の信号を、それぞれ入力して、前記第１の複数の信号に
シリアル・パラレル変換するシリアル・パラレル変換回
路と、前記シリアル・パラレル変換回路からパラレルに
出力される複数の信号の順序を前記制御部の制御の下に
並べ替えるシフトマ）　ＩＪクス回路とを有し、前記セ
レクタ部は、前記複数の低速分離部各々のパラレル出力
端子の所定の１つからの信号を受けて、うち１つの低速
分離部からの信号を選択して前記制御部に供給し、前記
制御部は、前記複数の低速分離部のうち所定の１つの前
記パラレル出力端子のうち、所定の１つの出力端子から
の信号を監視して、前記フレーム同期ビットによってフ
レーム同期をとって前記チャネルＩＤを検出し、該チャ
ネルＩＤの信号が、当該所定の１つの低速分離部から出
力されるべき複数のチャネルの信号のうちの１つに等し
くなるように前記高速分離部内の前記シフトマ）　ＩＪ
クス回路を制御して該高速分離部からパラレルに出力さ
れる複数の信号の順序を並べ替え、前記高速分離部に対
する制御の後、前記制御部は、前記セレクタ部を制御し
て、前記複数の低速分離部の各々の前記パラレル出力端
子の所定の１つからの信号を選択して監視し、前記フレ
ーム同期ビットによってフレーム同期をとって前記チャ
ネルＩＤを検出し、該チャネルＩＤの信号が、該各々の
低速分離部の前記所定の１つの出力端子から出力される
べき信号に等しくなるように該各々の低速分離部内の前
記シフトマ）　ＩＪクス回路を制御して該各々の低速分
離部からパラレルに出力される複数の信号の順序を並べ
替えるように構成する。

〔産業上の利用分野〕

本発明は、複数段の多重化部および分離部において、そ
れぞれ、多重および分離を行う高速の時分割多重伝送シ
ステムに関する。

複数段の多重化部および分離部において、それぞれ、多
重および分離を行って高速のディジタル伝送を行う時分
割多重伝送ンステムにおいては、高速の多重化部におい
ては、単なるパラレル・シリアル変換によって多重化し
ている。したがって、受信側においては、シリアル・パ
ラレル変換の後は、そのパラレル出力に現れる信号のチ
ャネルの順序を整列する必要があるが、複数段の多重化
を行うシステムにおいては、チャネルの順序の整列のた
めの構成が複雑になり回路規模が大きくなるという問題
があるため、回路規模を小型化することが要求されてい
る。

〔従来の技術および発明が解決しようとする課題〕第４
図は、本発明の対象となる複数段の多重部および対応す
る複数段の分離部を有する多重伝送システムの一般的な
構成を示すものである。それぞれ、フレーム同期ビット
、および、チャネル■Ｄを含み、ＢＳＩ化された複数（
Ｎｍ個）の信号ＤＴ１０、・・・ＤＴ１ｍ、ＤＴ２０．
−−−０１２ｍ、・・・・ＤＴＮ０、・・・ＤＴＮｍは
、先ず、複数の低速多重部３１，３□、・・・３、にお
いて多重化（パラレル・シリアル変換）され、さらに、
高速多重部４において多重化されて伝送路５上を伝送さ
れる。受信側においては、上記の伝送路５を伝送されて
きた信号を、先ず、高速分離部ｌにおいて分離し、低速
分離部２１，２２。

・・２Ｎにおいて、さらに分離して、元の複数（Ｎｍ個
）の信号ＤＴ１０、・・・ＤＴ１ｍ、ＤＴ２０．・・・
０１２ｍ、・・・・ＤＴＮＯ・・ＤＴＮｍを再生する。

ところで、従来、第４図の構成の各分離部には、第５図
に示されるように、シリアル・パラレル変換回路８、シ
フトマトリクス回路９、および、同期引込みおよび並べ
替え制御回路１０が設けられ、同期引込みおよび並べ替
え制御回路１０において、シフトマトリクス回路９の１
つの出力信号のチャネルＩＤを監視して、シフトマトリ
クス回路９からパラレルに出力される信号が正しいチャ
ネルの順に並ぶように並べ替え制御を行っていた。

しかしながら、各分離部毎に上記のような構成を有して
いるために、受信側装置全体の回路規模が増大するとい
う問題があった。

本発明は、上記の問題点に鑑み、なされたもので、受信
側装置の回路規模を小型化する時分割多重伝送システム
を提供することを目的とするものである。

〔課題を解決するための手段〕

第１図および第２図は、本発明の時分割多重伝送システ
ムにおける受信側装置の基本構成を示す図である。

第１図において、１は高速分離部、２Ｎ．２Ｎ。

・・・２Ｎは、それぞれ、低速分離部、５は伝送路、６
はセレクタ部、そして、７は制御部である。

低速分離部の構成は、第２図に示されている。第２図に
おいて、８はシリアル・パラレル変換回路、そして、９
はシフトマトリクス回路である。

高速分離部１は、それぞれ、フレーム同期ビット、およ
び、チャネルＩＤを含み、ＢＳＩ化された第１の複数（
Ｎｍ個）の信号ＤＴ１０、・・・ＤＴ１ｍ、ＤＴ２０．
　　・　・　・０１２ｍ、　　−・　・　・ＤＴＮＯ，
・・・ＤＴＮｍを時分割多重してなるシリアル信号を入
力して、上記の第１の複数の信号を所定のグループ毎に
多重化した信号に対応する第２の複数の信号ＤＴ１、Ｄ
Ｔ２Ｎ　　・・・ＤＴＮに分離する。

複数の低速分離部２　＋＋　　２２＋・・・２Ｎは、前
記第２の複数の信号ＤＴ１．ＤＴ２Ｎ　　・・・ＤＴＮ
を、それぞれ入力して、前記第１の複数の信号ＤＴ１０
．・・・ＤＴ１ｍ、ＤＴ２０．・・・０１２ｍ、・・・
・ＤＴＮＯｌ・・・ＤＴＮｍに分離する。

第２図に示される、前記高速分離部１のシリアル・パラ
レル変換回路８は、前記シリアル信号を入力して、前記
第２の複数の信号ＤＴ１、ＤＴ２２・・・ＤＴＮにシリ
アル・パラレル変換し、シフトマトリクス回路９は、前
記シリアル・パラレル変換回路８からパラレルに出力さ
れる複数の信号の順序を前記制御部７の制御の下に並べ
替える。

同じく、第２図によって示される、前記複数の低速分離
部２　＋＋　　２２＋・・・２Ｎ内のシリアル・パラレ
ル変換回路８は、それぞれ、前記第２の複数の信号ＤＴ
１、ＤＴ２Ｎ　　・・・Ｄ　Ｔ　Ｎを、それぞれ入力し
て、前記第１の複数の信号ＤＴＩＯ。

−・−ＤＴ１ｍ、ＤＴ２０．−・−０１２ｍ。

・・・ＤＴＮＯ，・・・ＤＴＮｍにシリアル・パラレル
変換し、シフトマトリクス回路９は、前記シリアル・パ
ラレル変換回路８からパラレルに出力される複数の信号
の順序を前記制御部７の制御の下に並べ替える。

前記セレクタ部６は、前記複数の低速分離部２１。

２１、・・・２Ｎ各々のパラレル出力端子の所定の１つ
からの信号を受けて、うち１つの低速分離部２Ｎ．２Ｎ
、・・・２ｏからの信号を選択して前記制御部７に供給
する。

前記制御部７は、 前記複数の低速分離部２Ｎ．　２Ｎ、・・・２Ｎのうち
所定の１つの前記パラレル出力端子のうち、所定の１つ
の出力端子からの信号を監視して、前記フレーム同期ビ
ットによってフレーム同期をとって前記チャネルＩＤを
検出し、該チャネルＩＤの信号が、当該所定の１つの低
速分離部２１、２２２・・・２Ｎから出力されるべき複
数のチャネルの信号のうちの１つに等しくなるように、
前言己高速分離部１内の前記シフトマトリクス回路９を
制御して該高速分離部１からパラレルに出力される複数
の信号の順序を並べ替え、 前記高速分離部１に対する制御の後、前記制御部７は、 前記セレクタ部６を制御して、前記複数の低速分離部２
　＋＋　　２２＋・・・２イの各々の前記パラレル出力
端子の所定の１つからの信号を選択して監視し、前記フ
レーム同期ピットによってフレーム同期をとって前記チ
ャネルＩＤを検出し、該チャネルＩＤの信号が、該各々
の低速分離部２　＋、２２＋・・・２Ｎの前記所定の１
つの出力端子から出力されるべき信号に等しくなるよう
に該各々の低速分離部２１、２２Ｎ・・・ｈ内の前記シ
フトマトリクス回路９を制御して該各々の低速分離部２
Ｎ。

２２Ｎ・・・２Ｎからパラレルに出力される複数の信号
の順序を並べ替える。

〔作　用〕

本発明の時分割多重伝送システムの受信側装置において
は、複数の分離部に共通に設けられた制御部７が、先ず
、１つの低速分離部の１つの出力をモニタすることによ
り、高速分離部のパラレル出力におけるチャネルのずれ
を検出して、これを正しく整列させるように制御し、次
に、セレクタ部６を順に切り換えることにより、各低速
分離部の出力を順にモニタして、各低速分離部のパラレ
ル出力におけるチャネルのずれを検出して、これを正し
く整列させるように制御する。

したがって、従来のように、各分離部毎にチャネル整列
のための構成を設ける必要がなくなり、ハードウェア規
模が小型化される。

〔実施例〕

第３図は、本発明の実施例の時分割多重伝送システムの
構成を示す−ものである。

第３図において、２１．．２１２Ｎ・・・２１４は、４
つの低速多重部、２２は高速多重部、３０は伝送路、１
１は高速シリアル・パラレル変換部、１２はマトリクス
ＳＷ部、１３１，１３２Ｎ・・・１３、は、４つのシリ
アル・パラレル変換回路、１４、．１４２Ｎ・・・１４
４は、４つのシフトマトリクス回路、１５はフレーム・
チャネルＩＤ同期検出部、１６はチャネル整列制御部、
そして、１７はセレクタ部である。

伝送路３０に多重化されたシリアル信号を送出するたｔ
の、４つの低速多重部２１．，２１．。

・・２１４および高速多重部２２からなる構成は、前述
の第４図における対応する部分と同様である。

第３図の例においては、ＣＨＩ〜ＣＨ１６で示される１
６チヤネルの信号が多重化されて伝送路３０上に送出さ
れている。ここで、これらの１６チヤネルの信号ＣＨＩ
〜ＣＨ１６は、前述の第４図の複数の信号ＤＴ１０、・
・・ＤＴ１ｍ、ＤＴ２０、・・・ＤＴ２ｍ、・・・・Ｄ
ＴＮＯｌ・・・ＤＴＮｍのように、それぞれ、フレーム
同期ビット、および、チャネルＩＤを含み、ＢＳＩ化さ
れたものである。

尚、第３図では、４つの低速多重部２１１，２１２２・
・・２１．の各々から出力されるＣＨＩ〜ＣＨ４の信号
を多重化した信号、ＣＨ２−ＣＨ２の信号を多重化した
信号、ＣＨ９〜ＣＨ１２の信号を多重化した信号、およ
び、ＣＨ１３〜ＣＨ１６の信号を多重化した信号は、そ
れぞれ、Ｃ１、Ｃ２ＮＣ３、および、Ｃ４として示され
ている。

上記のように伝送路３０上を伝送されてきた多重化され
たシリアル信号は、高速シリアル・パラレル変換部１１
において単純に４ビツトのパラレル信号にシリアル・パ
ラレル変換される。この高速シリアル・パラレル変換部
１１のパラレル出力は、この例では、４ビツトであって
、この４ビツト出力は、上記の４つの低速多重部２１．
，２１２２・・・２１．から出力される多重化された信
号Ｃ１、Ｃ２ＮＣ３、および、Ｃ４を、０乃至３ビツト
循環的に置換したものであって、先頭のビットに信号Ｃ
１が来るかどうかはわからない。

マトリクスＳＷ部１２は、後述するチャネル整列制御部
１６からの制御に従って、上記の高速シリアル・パラレ
ル変換部１１のパラレル出力を循環的に置換することに
より並べ替えて出力する。

４つのシリアル・パラレル変換回路１３．。

１３２Ｎ・・・１３．は、それぞれ、上記の高速シリア
ル・パラレル変換部１１のパラレル出力の１ビツトヲ入
力して、４ビツトのパラレル信号にシリアル・パラレル
変換する。例えば、もし、マトリクスＳＷ部１２の出力
の第１ビツトが、上記の信号Ｃ２に対応するものである
とすると、マトリクスＳＷ部１２の出力の第１ビツトに
接続するシリアル・パラレル変換回路１３１の４ビツト
のパラレル出力は、ＣＨ２−ＣＨ２の信号を循環的に置
換したものとなる。ここで、再び、シリアル・パラレル
変換回路１３．の４ビツトのパラレル出力の先頭のビッ
トにＣＨ５の信号が来るかどうかはわからない。その他
のシリアル・パラレル変換回路１３□、・・・１３４の
パラレル出力についてもシリアル・パラレル変換回路１
３１と同様である。

４つのシフトマトリクス回路１４１，１４２２・・１４
．の各々は、それぞれ、対応するシリアル・パラレル変
換回路１３□、・・・１３４の４ビツトパラレル出力を
受けて、上記のチャネル整列制御部１６からの制御に従
って、それぞれ対応するシリアル・パラレル変換回路１
３２Ｎ・・・１３４の４ビツトパラレル出力を循環的に
置換することにより並べ替えて出力する。

セレクタ部１７は、上記の４つのシフトマトリクス回路
１４．．１４□、・・・１４４の各々のパラレル出力の
第１ビツトを受けて、前記チャネル整列制御部１６から
の制御に従って、上記の４つのシフトマトリクス回路１
’４．．１４２Ｎ・・・１４４のうち１つのａカの第１
ビツトを選択して、フレーム・チャネルＩＤ同期検出部
１５に供給する。

フレーム・チャネルＩＤ同期検出部１５は、上記のセレ
クタ部１７を介して供給される信号をモニタして、その
信号が含むフレーム同期信号を検出することによりフレ
ームの先頭位置を認識し、該フレームが含むチャネルＩ
Ｄ信号を検出して、チャネル整列制御部１６に供給する
。こうして、チャネル整列制御部１６は、どのチャネル
の信号が、選択されたシフトマトリクス回路１４ｉ　　
（ｉ１〜４）の出力の第１ビ、・トから出力されている
かを３忍識する。

チャネル整列制御部１６は、先ず、初給に、マトリクス
ＳＷ部１２の出力のチャネルの整列を行う。そのために
、セレクタ部１７を制御して、シフトマトリクス回路１
４１の出力の第１ビツトをモニタし、その出力信号のチ
ャネルがＣＨＩ〜ＣＨ４の何れかであるか否かを判断し
、何れかであるならば、そのまま、以下に述べる各シフ
トマトリクス回路１４．．１４．、・・・１４４の出力
のチャネル整列処理に移行する。もし、シフトマトリク
ス回路１４１の出力信号の第１ビツトのチャネルがＣＨ
Ｉ〜ＣＨ４の何れでもなければ、マトリクスＳＷ部１２
を循環的に置換するように制御して、シフトマトリクス
回路１４．の出力信号の第１ビツトのチャネルがＣＨＩ
〜ＣＨ４の何れかであるようにする。

次に、各シフトマトリクス回路１４□、１４２２・・・
１４４の出力のチャネル整列処理に移行する。

先ず、再び、シフトマトリクス回路１４１の出力の第１
ビツトをモニタし、その出力信号のチャネルがＣＨＩで
あるか否かを判断し、もし、ＣＨｌでないならば、シフ
トマ）　ＩＪクス回路１４□の出力が循環的に置換する
ように制御してシフトマトリクス回路１４１の出力信号
の第１ビツトのチャネルがＣＨＩであるようにする。

同様にして、セレクタ部１７を制御して、シフトマトリ
クス回路１４２の出力の第１ビツトをモニタし、その出
力信号のチャネルがＣ８４であるようにし、次に、セレ
クタ部１７を制御して、シフトマトリクス回路１４３の
出力の第１ビツトヲモニタし、その出力信号の第１ビツ
トのチャネルがＣ８４であるようにし、さらに、セレク
タ部１７を制御して、シフトマトリクス回路１４４の出
力の第１ビツトをモニタし、その出力信号の第１ビツト
のチャネルがＣＨｌ３であるようにする。

コラして、４つのシフトマトリクス回路１４．。

１４゜、・・・１４．からは、第３図に示されるように
、送信側の１６チヤネルの信号ＣＨＩ〜ＣＨ１６が正し
い順序で現れる。

なお、上記のフレーム・チャネルＩＤ同期検出部１５、
および、チャネル整列制御部１６は、高速動作に対応す
るためにハードウェア論理回路によって構成される。

〔発明の効果〕

本発明の時分割多重伝送システムによれば、受信側装置
の回路規模を小型化することができる。

【図面の簡単な説明】

第１図および第２図は、本発明の基本構成を示す図、 第３図は本発明の実施例の時分割多重伝送システムにお
ける受信側装置の構成を示す図、第４図は、本発明を適
用する多重伝送システムの一般的構成を示す図、そして
、 第５図は、従来の時分割多重伝送システムにおける分離
部の構成を示す図である。 〔符号の説明〕 １・・・高速分離部、 ２Ｎ．２２Ｎ・・・２Ｎ・・・低速分離部、３、．３２
Ｎ・・・３Ｎ・・・低速多重部、６・・・セレクタ部、
　　　７・・・制御部、５・・・伝送路、 ８・・・シリアル・パラレル変換回路、９・・・シフト
マトリクス回路、 １０・・・同期引込み・並べ替え制御回路、２１、．２
１□、・・・２１．・・・４つの低速多重部、 ２２・・・高速多重部、　３０・・・伝送路、１１・・
・高速シリアル・パラレル変換部、１２・・・マトリク
スＳＷ部、 １３、．１３２Ｎ・・・１３４・・・シリアル・パラレ
ル変換回路、 １４１．１４２Ｎ・・・１４４・・・シフトマトリクス
回路、 １５・・・フレーム・チャネルＩＤ同期検出部、１６・
・・チャネル整列制御部、 １７・・・セレクタ部。

Claims (1)

1. 【特許請求の範囲】 １、受信側装置に、 それぞれ、フレーム同期ビット、および、チャネルＩＤ
   を含み、ＢＳＩ化された第１の複数（Ｎｍ個）の信号（
   ＤＴ１０、・・・ＤＴ１ｍ、ＤＴ２０、・・・ＤＴ２ｍ
   、・・・・ＤＴＮ０、・・・ＤＴＮｍ）を時分割多重し
   てなるシリアル信号を入力して、上記の第１の複数の信
   号を所定のグループ毎に多重化した信号に対応する第２
   の複数の信号（ＤＴ１、ＤＴ２、・・・ＤＴＮ）に分離
   する高速分離部（１）と、 前記第２の複数の信号（ＤＴ１、ＤＴ２、・・・ＤＴＮ
   ）を、それぞれ入力して、前記第１の複数の信号（ＤＴ
   １０、・・・ＤＴ１ｍ、ＤＴ２０、・・・ＤＴ２ｍ、・
   ・・・ＤＴＮ０、・・・ＤＴＮｍ）に分離する複数の低
   速分離部（２＿１、２＿２、・・・２＿Ｎ）とを有して
   なる時分割多重伝送システムにおいて、 前記受信側装置は、 セレクタ部（６）と、 制御部（７）とを有してなり、 前記高速分離部（１）は、 前記シリアル信号を入力して、前記第２の複数の信号（
   ＤＴ１、ＤＴ２、・・・ＤＴＮ）にシリアル・パラレル
   変換するシリアル・パラレル変換回路（８）と、 前記シリアル・パラレル変換回路（８）からパラレルに
   出力される複数の信号の順序を前記制御部（７）の制御
   の下に並べ替えるシフトマトリクス回路（９）とを有し
   、 前記複数の低速分離部（２＿１、２＿２、・・・２＿Ｎ
   ）は、それぞれ、 前記第２の複数の信号（ＤＴ１、ＤＴ２、・・・ＤＴＮ
   ）を、それぞれ入力して、前記第１の複数の信号（ＤＴ
   １０、・・・ＤＴ１ｍ、ＤＴ２０、・・・ＤＴ２ｍ、・
   ・・・ＤＴＮ０、・・・ＤＴＮｍ）にシリアル・パラレ
   ル変換するシリアル・パラレル変換回路（８）と、 前記シリアル・パラレル変換回路（８）からパラレルに
   出力される複数の信号の順序を前記制御部（７）の制御
   の下に並べ替えるシフトマトリクス回路（９）とを有し
   、 前記セレクタ部（６）は、前記複数の低速分離部（２＿
   １、２＿２、・・・２＿Ｎ）各々のパラレル出力端子の
   所定の１つからの信号を受けて、うち１つの低速分離部
   （２＿１、２＿２、・・・２＿Ｎ）からの信号を選択し
   て前記制御部（７）に供給し、 前記制御部（７）は、 前記複数の低速分離部（２＿１、２＿２、・・・２＿Ｎ
   ）のうち所定の１つの前記パラレル出力端子のうち、所
   定の１つの出力端子からの信号を監視して、前記フレー
   ム同期ビットによってフレーム同期をとって前記チャネ
   ルＩＤを検出し、該チャネルＩＤの信号が、当該所定の
   １つの低速分離部（２＿１、２＿２、・・・２＿Ｎ）か
   ら出力されるべき複数のチャネルの信号のうちの１つに
   等しくなるように前記高速分離部（１）内の前記シフト
   マトリクス回路（９）を制御して該高速分離部（１）か
   らパラレルに出力される複数の信号の順序を並べ替え、
   前記高速分離部（１）に対する制御の後、前記制御部（
   ７）は、 前記セレクタ部（６）を制御して、前記複数の低速分離
   部（２＿１、２＿２、・・・２＿Ｎ）の各々の前記パラ
   レル出力端子の所定の１つからの信号を選択して監視し
   、前記フレーム同期ビットによってフレーム同期をとっ
   て前記チャネルＩＤを検出し、該チャネルＩＤの信号が
   、該各々の低速分離部（２＿１、２＿２、・・・２＿Ｎ
   ）の前記所定の１つの出力端子から出力されるべき信号
   に等しくなるように該各々の低速分離部（２＿１、２＿
   ２、・・・２Ｎ）内の前記シフトマトリクス回路（９）
   を制御して該各々の低速分離部（２＿１、２＿２、・・
   ・２＿Ｎ）からパラレルに出力される複数の信号の順序
   を並べ替えることを特徴とする時分割多重伝送システム
   。 ２、請求項１記載の受信側装置。