JPS6361522A - 時分割多重装置 - Google Patents
時分割多重装置Info
- Publication number
- JPS6361522A JPS6361522A JP20537186A JP20537186A JPS6361522A JP S6361522 A JPS6361522 A JP S6361522A JP 20537186 A JP20537186 A JP 20537186A JP 20537186 A JP20537186 A JP 20537186A JP S6361522 A JPS6361522 A JP S6361522A
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- JP
- Japan
- Prior art keywords
- bit
- circuit
- parallel
- channel
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、時分割多重方式において、チャンネル選択機
能を与える場合に回路規模が大きくなってしまう問題点
を解決するため、多１化信号のワード中で１チャンネル
ｔ１ピツ）Ｋ対応させ、且つ、フレーム中のワード番号
とビット番号を一致させることＫより、チャンネル選択
機能の付与による回路規模の増加を避けたものである。
能を与える場合に回路規模が大きくなってしまう問題点
を解決するため、多１化信号のワード中で１チャンネル
ｔ１ピツ）Ｋ対応させ、且つ、フレーム中のワード番号
とビット番号を一致させることＫより、チャンネル選択
機能の付与による回路規模の増加を避けたものである。
本発明は、時分割多重化方式特にそのフレーム構成に関
わる。
わる。
時分割多重方式には適用分野によって様々な方式が用い
られているが、多重化されているチャンネルの中から任
意の複数チャンネルを選択することが必要な場合、選択
回路の構成が容易となる多重化方式が必要とされる。
られているが、多重化されているチャンネルの中から任
意の複数チャンネルを選択することが必要な場合、選択
回路の構成が容易となる多重化方式が必要とされる。
従来の多重化回路の一例とその場合の選択回路の構成を
第３図に示す。多重化回路ＩＫよりｍビット並列の入力
信号を次々と入力チャンネルの順Ｋｎチャンネル多重化
し、このｎチャンネル多重化信号をチャンネル選択回路
４は内部でＳ／Ｐ回路５ですべての信号を並列にしｍ
ｘ ｎビットの信号とし、この信号ＹｍＸｎｍＸｎビッ
トｍＸ１ビット出力スイッチ７によりｍＸ１Ｋ変換し、
ｍ×ｉビット入力９ｍビット出力スイッチによりｍビッ
トに変換し、２７８回路により、ｉチャンネル多重化を
行い伝送していた。
第３図に示す。多重化回路ＩＫよりｍビット並列の入力
信号を次々と入力チャンネルの順Ｋｎチャンネル多重化
し、このｎチャンネル多重化信号をチャンネル選択回路
４は内部でＳ／Ｐ回路５ですべての信号を並列にしｍ
ｘ ｎビットの信号とし、この信号ＹｍＸｎｍＸｎビッ
トｍＸ１ビット出力スイッチ７によりｍＸ１Ｋ変換し、
ｍ×ｉビット入力９ｍビット出力スイッチによりｍビッ
トに変換し、２７８回路により、ｉチャンネル多重化を
行い伝送していた。
従来の多重化回路のもう一例を第４図に示す。
この場合多重化回路Ｉ Ｉｓ、各チャンネルごとくシリ
アル信号にした後、そのシリアル信号を多重化する。
アル信号にした後、そのシリアル信号を多重化する。
このｎチャンネル多重化信号をｌチャンネル選択回路内
部のＳ／Ｐ回路５によりｎチャンネルのシリアル信号と
し、ｎビット入力、１ビット出力スイツチ６によりｌチ
ャンネルのシリアル信号とし、２７８回路７によシミチ
ャンネルの多重化信号として伝送を行っていた。
部のＳ／Ｐ回路５によりｎチャンネルのシリアル信号と
し、ｎビット入力、１ビット出力スイツチ６によりｌチ
ャンネルのシリアル信号とし、２７８回路７によシミチ
ャンネルの多重化信号として伝送を行っていた。
第３図に示す、従来の方式では、チャンネル選択回路内
でｍ Ｘ ｎビットの並列信号を処理するため、ｍまた
Ｉｄｎが大きくなると信号線が多くなシすぎて、回路を
構成することが物理的に困難になるという問題を生じて
ｂた。
でｍ Ｘ ｎビットの並列信号を処理するため、ｍまた
Ｉｄｎが大きくなると信号線が多くなシすぎて、回路を
構成することが物理的に困難になるという問題を生じて
ｂた。
第４図に示す、従来方式では、パラレル／シリアル変換
回路がｎ ＋ １個も必要であり、多重化回路が非常に
複雑となってしまうと−う問題を生じてｂた。
回路がｎ ＋ １個も必要であり、多重化回路が非常に
複雑となってしまうと−う問題を生じてｂた。
シフトレジスタ２＃ｉ、ｍビットパラレルの信号をもつ
ｎ個の入力チャンネルをそれぞれ入力し、クロックによ
シ１ビットずつ打ち出す。パラレル／シリアル変換回路
（Ｚはシフトレジスタ（１１群のパラレルデータ出力を
シリアルに変換する。
ｎ個の入力チャンネルをそれぞれ入力し、クロックによ
シ１ビットずつ打ち出す。パラレル／シリアル変換回路
（Ｚはシフトレジスタ（１１群のパラレルデータ出力を
シリアルに変換する。
タイミング制御回路３はパラレル／シリアル変換回路（
２）より出力されるワード番号により、個々のシフトレ
ジスタにｍビットで入力された信号を１ビットずつ出力
するようにクロックを出力する。
２）より出力されるワード番号により、個々のシフトレ
ジスタにｍビットで入力された信号を１ビットずつ出力
するようにクロックを出力する。
本発明においては、各チャンネルのビット番号とフレー
ム中のワード番号が一致しているため、各チャンネルご
とにフレームを組まな（てもビット番号の判別ができろ
。また、１チャンネルが１ビットに対応しているため、
チャンネル選択回路の構成が容易になる。
ム中のワード番号が一致しているため、各チャンネルご
とにフレームを組まな（てもビット番号の判別ができろ
。また、１チャンネルが１ビットに対応しているため、
チャンネル選択回路の構成が容易になる。
第２図は本発明の一実施ＭＫよる時分割多重回路で、チ
ャンネル選択回路４は従来の第５図のチャンネル選択回
路と同じである。多重回路において、１のシフトレジス
タで入力のパラレル信号をシリアル信号に変換し、ｎチ
ャンネル分のｎビット信号を２の２７８回路で多重化す
る。その際１は３のタイミング制御回路によって、フレ
ーム中のワード番号と同期がとられ、ビット番号とワー
ド番号が一致する。
ャンネル選択回路４は従来の第５図のチャンネル選択回
路と同じである。多重回路において、１のシフトレジス
タで入力のパラレル信号をシリアル信号に変換し、ｎチ
ャンネル分のｎビット信号を２の２７８回路で多重化す
る。その際１は３のタイミング制御回路によって、フレ
ーム中のワード番号と同期がとられ、ビット番号とワー
ド番号が一致する。
チャンネル選択回路４は１チャンネルが１ビットに対応
しているのでｎビット入力、１ピント出力のスイッチが
あればよいため、従来の選択回路４よりもｎビット入力
、１ビット出力スイツチの数を減少することができろ。
しているのでｎビット入力、１ピント出力のスイッチが
あればよいため、従来の選択回路４よりもｎビット入力
、１ビット出力スイツチの数を減少することができろ。
本発明によれば、時分割多重信号におけるチャンネル選
択機能゛が、多数の信号線を並列に処理する必要もなぐ
Ｊ多くの２７８回路を用いろ必要もなく実現できる。
択機能゛が、多数の信号線を並列に処理する必要もなぐ
Ｊ多くの２７８回路を用いろ必要もなく実現できる。
第１図及び第２図は本発明の詳細な説明する図、第３図
は従来の方式による回路の一例、第４図は従来の方式に
よる回路のもう一つの例である。
は従来の方式による回路の一例、第４図は従来の方式に
よる回路のもう一つの例である。
Claims (1)
- 【特許請求の範囲】 多重化されたチャンネルの選択機能を有する時分割多重
方式において、ｍビットパラレルの信号をもつｎ個の入
力チャンネルをそれぞれ入力し、クロックにより１ビッ
トずつ打ち出すｎ個のシフトレジスタ（１）と、該シフ
トレジスタ（１）群のパラレル出力をシリアルに変換す
るパラレル／シリアル変換回路（２）と、 該パラレル／シリアル変換回路（２）より出力されるワ
ード番号により、個々のシフトレジスタにｍビットで入
力された信号を１ビットずつ出力するように、 クロックを出力するタイミング制御回路（３）を設けた
ことにより、１フレーム中の各ワードで、ワード中の各
１ビットを各１チャンネルに割付け、フレーム中のワー
ドの番号と、各チャンネルのパラレル信号におけるビッ
ト番号とを一致させたことを特徴とする時分割多重方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20537186A JPS6361522A (ja) | 1986-09-01 | 1986-09-01 | 時分割多重装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20537186A JPS6361522A (ja) | 1986-09-01 | 1986-09-01 | 時分割多重装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6361522A true JPS6361522A (ja) | 1988-03-17 |
Family
ID=16505734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20537186A Pending JPS6361522A (ja) | 1986-09-01 | 1986-09-01 | 時分割多重装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6361522A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133752A (ja) * | 1983-01-20 | 1984-08-01 | Fujitsu Ltd | 多重デ−タ送出方式 |
-
1986
- 1986-09-01 JP JP20537186A patent/JPS6361522A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133752A (ja) * | 1983-01-20 | 1984-08-01 | Fujitsu Ltd | 多重デ−タ送出方式 |
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