JPH03254237A - 多重分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はディジタル通信に関し、特にｎＢＩＰを１ブロ
ックとしたブロックインタリーブ多重された信号を入力
し、多重された信号を分離して出力する多重分離回路に
関する。

［従来の技術］ ディジタル通信方式の内、伝送路符号にｎＢＩＰを１ブ
ロックとしたブロックインタリーブ多重方式がある。こ
のブロックインタリーブ多重信号の一例を第３図に示す
。ここでは４ＢＩＰ伝送路符号を２多重しており、信号
Ｓｌ、Ｓ２を多重して得られる信号Ｓ３である。

この場合、信号Ｓｌ、Ｓ２の各データ列はフレーム同期
信号を含んだフレームを構成している。

各フレームは、チャンネル識別信号をフレーム中に挿入
するなどして各々に区別できるようにしである。

第４図を参照して従来の多重分離回路を２多重の場合に
ついて説明する。

従来の方式は、各フレーム同期回路４５．４６にブロッ
クインタリーブ多重信号Ｓ４を入力する。

フレーム同期回路４５．４６は、入力データより必要な
チャネルのフレームに同期をとり、入力データ列とブロ
ックのタイミング情報を出力切替回路４７．４８に出力
する。出力切替回路４７，４８はブロックインタリーブ
多重信号から必要なブロックのみを抜き出し速度変換回
路４９．５０に書き込む。そして、速度変換回路４９．
５０からデータ列を読み出して分離信号Ｓｌｌ、Ｓ１２
を得る。

［発明が解決しようとする課８］ 従来の多重分離回路では、ブロックインタリーブ多重信
号を直接各フレーム同期回路４５．４６に入力し、フレ
ーム同期をとる方式をとっているため、各フレーム同期
回路は多重信号と同じ高速で動作しなければならないと
いう問題点があった。

このような問題点に鑑み１本発明の課題は高速動作部分
をできるだけ減らして分離処理を容易かつ確実に行うこ
とのできる多重分離回路を提供することにある。

［課題を解決するための手段］ 本発明による多重分離回路は、ｎビットを１ブロックと
するブロックインタリーブ信号を受信し多重された信号
数Ｎとおなし数の１ビットずつのパラレル信号にパラレ
ル変換するシリアル◆パラレル変換回路と、該シリアル
・パラレル変換回路より出力されるパラレル信号を入力
し、そのパラレル信号の出力の順番を入れ換える入れ換
え回路。

入れ換えられたパラレル信号をシフトするシフトレジス
タ、該シフトレジスタのパラレル信号の出力よりフレー
ム同期をとりｎビットのブロックに同期してデータを読
み込むタイミングを出力するフレーム同期回路、該フレ
ーム同期回路よりのタイミング信号を受けて前記シフト
レジスタからのパラレル信号よりｎビットのデータを読
み込んでｎビットを１ブロックとするシリアル信号を出
力するパラレル・シリアル変換回路を備えている。

なお、前記シリアル・パラレル変換回路は入力クロック
をＮ分周する機能を有し１水子重分離回路は前記フレー
ム同期回路においてフレーム同期がとれない時、該フレ
ーム同期回路へ供給される前記Ｎ分周クロックを少なく
とも１ビット抜いて供給するハンティング手段を備えて
も良い。

また、前記フレーム同期回路は、前記ハンティング手段
によってもフレーム同期がとれない時。

前記入れ換え回路における出力の順番をずらす機能を有
する。

［実施例］ 次に本発明について第１図、第２図を参照して説明する
。第１図は１本発明の一実施例のブロック図、第２図は
第１図での多重信号の変化を示した図である。ここでは
、４ＢＩＰ方式にて２多重された多重信号を分離する回
路を例としてあげる。

ブロックインタリーブ多重信号Ｓ１４．クロックＳ１５
はシリアル・パラレル変換回路１３に入力する。シリア
ル・パラレル変換回路１３は入力したブロックインタリ
ーブ多重信号１４を伝送速度１／２のパラレル信号Ｓ１
６．Ｓ１７に変換すると共に、高速の入力クロックＳ１
５を２分周し低速のクロック８１９を出力する。パラレ
ル信号Ｓ１６．Ｓ１７はそれぞれ、入れ換え回路２１゜
２２に供給され、入れ換え回路２１．２２では入力した
パラレル信号の出力の順番を決め出力する。

入れ換え回路２１．２２で順番をそろえられた信号はそ
れぞれ、シフトレジスタ２３２４でシフトされ、５ビッ
トずつのパラレル信号として出力される。シフトレジス
タ２３．２４からのパラレル信号はそれぞれ、フレーム
同期回路２５２６とパラレル・シリアル変換回路２７．
２８に出力される。パラレル信号を入力したフレーム同
期回路２５．２６はそれぞれフレーム同期をとる。

フレーム同期がとれない場合、フレーム同期回路２５．
２６からの非同期を示す信号によりクロック停止回路１
９．’２０がそれぞれクロックＳ１８を１ビット歯抜け
にし、タイミングを遅らせることによりフレーム同期信
号をハンティングする。

すなわち、クロック停止回路１９．２０はハンティング
手段として動作する。上記のハンティング動作によりフ
レーム同期がとれない場合には、フレーム同期回路２５
．２６は入れ換え回路２１２２のパラレル信号の出力の
順番をずらすことにより再びハンティングを行う。ここ
でフレーム同期信号が検出されると、パラレル・シリア
ル変換回路２７．２８に５ビットのブロックに同期して
データを読み込むタイミングを出力する。そのタイミン
グ信号を受けたパラレル・シリアル変換回路２７．２８
は、シフトレジスタ２３．２４よりのパラレル信号をタ
イミングに合せて入力、記憶し、クロック８１８で読み
出すことにより速度の平均化された分離信号Ｓ２９．Ｓ
３０を得ることができる。

なお、上記実施例は２多重の場合であるが、Ｎ多重の場
合でも同様に適用され得ることは明らかであり、この場
合、入れ換え回路、シフトレジスタ、フレーム同期回路
、及びパラレル・シリアル変換回路を含む組み合わせ回
路がＮ組用意されることは言うまでもない。

［発明の効果コ 以上説明したように本発明は、ブロックインタリーブ多
重信号を最初に多重された信号の数だけのパラレル信号
に分解し、その後フレーム同期をとるので全回路のうち
伝送路と同じ高速部分は最初の分解部のみで、残りは出
力信号と同じ低速の回路で済むという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図に示された多重分離回路の分離動作を説明
するために各部の信号を示した図。 第３図は従来の分離動作を説明するための図　第４図は
従来の多重分離回路の一例を示した図。 図中、１３・・・シリアル・パラレル変換回路、１９．
２０・・・クロック停止回路、２１２２・・・入れ換え
回路、２３．３４・・・シフトレジスタ、２５゜２６・
・・フレーム同期回路、２７．２８・・・パラレル・シ
リアル変換回路。

Claims (1)

1. 【特許請求の範囲】 １）ｎビットを１ブロックとするブロックインタリーブ
   多重信号を受信し多重された信号を分離する多重分離回
   路において、入力された多重信号を、多重数Ｎと同じ数
   だけの１ビットずつのパラレル信号に変換するシリアル
   ・パラレル変換回路と、該シリアル・パラレル変換回路
   より出力されるパラレル信号のそれぞれに対応して設け
   られ入力パラレル信号の順番を入れ換える入れ換え回路
   、入れ換えられた信号をシフトするシフトレジスタ、フ
   レーム同期回路よりのタイミング信号を受け前記シフト
   レジスタからのパラレル信号よりｎビットのデータを読
   み込んでシリアル信号を出力するパラレル・シリアル変
   換回路、前記シフトレジスタより出力されるパラレル信
   号よりフレーム同期をとり前記パラレル・シリアル変換
   回路にｎビットのブロックに同期してデータを読み込む
   タイミングを出力するフレーム同期回路とを備えた多重
   分離回路。 ２）請求項１）記載の多重分離回路において、前記シリ
   アル・パラレル変換回路は入力クロックをＮ分周する機
   能を有し、前記フレーム同期回路においてフレーム同期
   がとれない時、該フレーム同期回路へ供給される前記Ｎ
   分周クロックを少なくとも１ビット抜いて供給するハン
   ティング手段を備えたことを特徴とする多重分離回路。 ３）請求項２）記載の多重分離回路において、前記フレ
   ーム同期回路は、前記ハンティング手段によってもフレ
   ーム同期がとれない時、前記入れ換え回路における出力
   の順番をずらす機能を有することを特徴とする多重分離
   回路。