JPS62241495A - データ受信装置 - Google Patents
データ受信装置Info
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- JPS62241495A JPS62241495A JP61065524A JP6552486A JPS62241495A JP S62241495 A JPS62241495 A JP S62241495A JP 61065524 A JP61065524 A JP 61065524A JP 6552486 A JP6552486 A JP 6552486A JP S62241495 A JPS62241495 A JP S62241495A
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- 230000005540 biological transmission Effects 0.000 title claims description 25
- 230000015654 memory Effects 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 abstract description 38
- 238000000926 separation method Methods 0.000 abstract description 21
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 2
- 208000032544 Cicatrix Diseases 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 231100000241 scar Toxicity 0.000 description 1
- 230000037387 scars Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M9/00—Arrangements for interconnection not involving centralised switching
- H04M9/002—Arrangements for interconnection not involving centralised switching with subscriber controlled access to a line, i.e. key telephone systems
- H04M9/008—Multiplex systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Sub-Exchange Stations And Push- Button Telephones (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明にボタン電話装置に好適なデータ伝送方式に関し
、更に詳細にけ、データの伝送速度変換σ)ために必要
なバッファ回路ケ簡略化することが出来る伝送方式に関
てる。 〔従来の技術〕 ボタン電話装置において、多数ナヤネルのデータをそt
lそれの端末装置に送る場合、時分割多重信号ケ形成し
、再び各端末装置に適合する様に分離することは公知で
ある。この種の従来の方式ン第8図により説明すると、
交換装置(1)は予め決めらレタフレームフォーマット
で時分Iff 多M f−タをシリアルに入力ハイウェ
イ(2)に送り出す。端末装置 +31に対応して設け
られた例えばシフトレジスタから成る受信バッファメモ
リ(41H入71ハイウェイ(2)から自己のチャネル
のデータvtき込む。入力ハイウェイ(2)のデータ伝
送速度は、端末装置(3)のデータ入力伝送速度よりも
大きいので、速度変換が必要である。このため、受信バ
ッファメモリ(4)に書き込1れたデータはラップ回路
(5)でラップされ、1.かる後1例えばシフトレジス
タから成る送信バッファメモリ(6)から所定の速度で
読み出され、端末装fIt(31に送られる。 端末装置t (31からデータを送り出す時には、上記
の動作と逆になり、端末装置(31の出力データが送信
側の受信バッファメモリ(71K ’211き込1れ、
これがラップ回路(8)に保持され、しかる後、送信バ
ッファメモリ(9)から出力ハイウェイ(+01に送り
出烙れシ)。 〔発明が解決jようとする問題声〕 土述の如く構成てiば、データ伝送速度の変換が可能で
あると共に、複数の端末装置に対j、てフレームの位相
ケ合せてデータを伝送することができる。1かし、端末
装置の入力側において2つのバッファメモリ(41(6
1が必要になり、1だ出力側にシ・いても2つのバッフ
ァメモリ(71(9+が必要になるという欠点がある。 そこで、本発明の目的に、各界信号の分離回路及びデー
タ伝送速度変換回路の構成ケ簡略化することができるデ
ータ伝送方式を提供することにある。 〔問題Aを解決するだめの手段〕 上記問題点ン解決し、上目e目的を達成するための本発
明に、Nチャネル(但t=Nは整数であり。 例えハ32 )のデータを所定のフレームフォーマット
に従うように時分割多重した信号ン第1の速度でシリア
ル伝送し、この時分割多重した信号を独立のへチャネル
のデータに分離
、更に詳細にけ、データの伝送速度変換σ)ために必要
なバッファ回路ケ簡略化することが出来る伝送方式に関
てる。 〔従来の技術〕 ボタン電話装置において、多数ナヤネルのデータをそt
lそれの端末装置に送る場合、時分割多重信号ケ形成し
、再び各端末装置に適合する様に分離することは公知で
ある。この種の従来の方式ン第8図により説明すると、
交換装置(1)は予め決めらレタフレームフォーマット
で時分Iff 多M f−タをシリアルに入力ハイウェ
イ(2)に送り出す。端末装置 +31に対応して設け
られた例えばシフトレジスタから成る受信バッファメモ
リ(41H入71ハイウェイ(2)から自己のチャネル
のデータvtき込む。入力ハイウェイ(2)のデータ伝
送速度は、端末装置(3)のデータ入力伝送速度よりも
大きいので、速度変換が必要である。このため、受信バ
ッファメモリ(4)に書き込1れたデータはラップ回路
(5)でラップされ、1.かる後1例えばシフトレジス
タから成る送信バッファメモリ(6)から所定の速度で
読み出され、端末装fIt(31に送られる。 端末装置t (31からデータを送り出す時には、上記
の動作と逆になり、端末装置(31の出力データが送信
側の受信バッファメモリ(71K ’211き込1れ、
これがラップ回路(8)に保持され、しかる後、送信バ
ッファメモリ(9)から出力ハイウェイ(+01に送り
出烙れシ)。 〔発明が解決jようとする問題声〕 土述の如く構成てiば、データ伝送速度の変換が可能で
あると共に、複数の端末装置に対j、てフレームの位相
ケ合せてデータを伝送することができる。1かし、端末
装置の入力側において2つのバッファメモリ(41(6
1が必要になり、1だ出力側にシ・いても2つのバッフ
ァメモリ(71(9+が必要になるという欠点がある。 そこで、本発明の目的に、各界信号の分離回路及びデー
タ伝送速度変換回路の構成ケ簡略化することができるデ
ータ伝送方式を提供することにある。 〔問題Aを解決するだめの手段〕 上記問題点ン解決し、上目e目的を達成するための本発
明に、Nチャネル(但t=Nは整数であり。 例えハ32 )のデータを所定のフレームフォーマット
に従うように時分割多重した信号ン第1の速度でシリア
ル伝送し、この時分割多重した信号を独立のへチャネル
のデータに分離
【1.この分離(7たNチャネルのデー
タを前記fl!、1の速度よりも遅い第2の速度でシリ
アル伝送てるデータ伝送方式に於いて、前言e時分割多
重した信号?伝送するハイウェイに、前i?Nチャネル
に対応ざゼてN個のメモリン接続すること1時分開学重
ζnている前言eNデャ不ルのデータを前記第1の速度
で前記N個のメモリに選択的に書き込むことによってm
k’Nチャネルのデータをチャネル単位に分離すること
、前言pN個のメモリをM群(但しMけ整数で例えば4
)に分け、自己の群に属するチャネルのデータの膀み出
し1期間が他の群に属でるチャネルのデータのili:
?込み時間内に対応するように予め決めらrた期間に各
群のメモリのデータを前記第2の速度で読み出すことを
特徴とするデータ伝送方式に係わるものである。 〔作 用〕 土言已発明において汀、全チャネルのデータが同時に読
み出されずに、群σ)相互間に時間差が生じるように読
み出される。そし、て、自己の群のデータの読み出し期
間が他の群のデータの書き込み期間内に設定されている
。1つの群のデータ書き込み所要期間は、その群に属す
る全チャネルのデータケシリアル人力づゼるために必要
な時間幅を有する。メモリはチャネル単位に設けられて
いるので、ここに書き込でれたデータの読み出L7時間
幅を、少なくとも群のデータ書き込み所要時間でで拡大
することができる。従って、単一のメモリで。 データ分離及び速度変換の両方を行うことができる。 〔実施例〕 次に、本発明の1実施例に係わるボタン電話装置K h
−けるデータ伝送方式YIEI図〜第7図によって説明
する。 〔構 成〕 21図に於いて、ハイウエイスイツデから成る交換(ロ
)路0DK接続さす(ている入力ハイウェイ(121に
汀、第1、第2、第3及び第4のインタフェース回路0
31 [4+ +151 (161が接続ざ4ている。 各インタフニーxmvaa:v 〜u6rr、第1.
第2,1!3&び第4&)分離及び速度変侯口路aηα
81a9G!1Jと第1.第2、第3及び第4の多重化
及び速度変換回路(2+)(2カ(231124)を含
む。里1〜第4の分離及び速度変換回路(+7)−■及
び第1〜21!4の多重化及び速度変換回路(2I)〜
C)4)汀。 それぞi、8個の端末装置接続用の出力端子と入力端子
とを有するが1w、1図でに図面乞簡単にマろためにそ
れぞn2つの端末装置T、、T、、 T、、1’lF
−To7m ”74、T211. T32のみが接続さ
れている013iは局線回路であり1局線−の信号を端
末装置側に伝送するためのデータの形成及び端末装置の
データを局#(イ)に送り出すための信号を形成する回
路であり、交換回路aυにハイウェイ@■で接続さTI
でいる。 制御回路@け、交換回路011及び局線回路(25n−
制御すると共に、各分離及び速度変換回路aη〜■及び
各多重化及び速度変換回路口υ〜G!(イ)ン制御する
もσ)で、ll−Iる。な5.制御回路−から各分離及
び速度#換roJ路りn〜醸及び各多重化及び速度変換
回路C)I)〜(24)への接@汀省略されている。 第】図にあ・ける第1の分離及び速度変換回路αη汀、
第2図に示す如く、8個の端末装置T、−T、に7↑応
]7て8個グ)シフトレジスタS、〜SIl”s’有1
てい7−)。各シフトレジスタ5l−8llはデータ分
離及び速l!J:変、、換か1メモリと+7て設けられ
たもσ)であり、入力ハイウェイ(+2)と第1〜第8
の端末装置T1〜T8の入力ライン(:(Oa)〜(3
(l h )との間に接続ばれている。各シフトレジス
タ81〜S8のクロック入力端子に、OI(ケートGυ
ケ介して制御回路のの曹き込みタロツクライン(32+
と読み出〔7クロツクライン(33!とに接続でれてい
る。1だ、各シフトレジスタS、〜S、のストローブ信
号入力端子ばORゲートG、〜G。 ン介(7て制御回路CHI n i!き込みストローブ
信号ラインW、−″−W8に接I&さT
タを前記fl!、1の速度よりも遅い第2の速度でシリ
アル伝送てるデータ伝送方式に於いて、前言e時分割多
重した信号?伝送するハイウェイに、前i?Nチャネル
に対応ざゼてN個のメモリン接続すること1時分開学重
ζnている前言eNデャ不ルのデータを前記第1の速度
で前記N個のメモリに選択的に書き込むことによってm
k’Nチャネルのデータをチャネル単位に分離すること
、前言pN個のメモリをM群(但しMけ整数で例えば4
)に分け、自己の群に属するチャネルのデータの膀み出
し1期間が他の群に属でるチャネルのデータのili:
?込み時間内に対応するように予め決めらrた期間に各
群のメモリのデータを前記第2の速度で読み出すことを
特徴とするデータ伝送方式に係わるものである。 〔作 用〕 土言已発明において汀、全チャネルのデータが同時に読
み出されずに、群σ)相互間に時間差が生じるように読
み出される。そし、て、自己の群のデータの読み出し期
間が他の群のデータの書き込み期間内に設定されている
。1つの群のデータ書き込み所要期間は、その群に属す
る全チャネルのデータケシリアル人力づゼるために必要
な時間幅を有する。メモリはチャネル単位に設けられて
いるので、ここに書き込でれたデータの読み出L7時間
幅を、少なくとも群のデータ書き込み所要時間でで拡大
することができる。従って、単一のメモリで。 データ分離及び速度変換の両方を行うことができる。 〔実施例〕 次に、本発明の1実施例に係わるボタン電話装置K h
−けるデータ伝送方式YIEI図〜第7図によって説明
する。 〔構 成〕 21図に於いて、ハイウエイスイツデから成る交換(ロ
)路0DK接続さす(ている入力ハイウェイ(121に
汀、第1、第2、第3及び第4のインタフェース回路0
31 [4+ +151 (161が接続ざ4ている。 各インタフニーxmvaa:v 〜u6rr、第1.
第2,1!3&び第4&)分離及び速度変侯口路aηα
81a9G!1Jと第1.第2、第3及び第4の多重化
及び速度変換回路(2+)(2カ(231124)を含
む。里1〜第4の分離及び速度変換回路(+7)−■及
び第1〜21!4の多重化及び速度変換回路(2I)〜
C)4)汀。 それぞi、8個の端末装置接続用の出力端子と入力端子
とを有するが1w、1図でに図面乞簡単にマろためにそ
れぞn2つの端末装置T、、T、、 T、、1’lF
−To7m ”74、T211. T32のみが接続さ
れている013iは局線回路であり1局線−の信号を端
末装置側に伝送するためのデータの形成及び端末装置の
データを局#(イ)に送り出すための信号を形成する回
路であり、交換回路aυにハイウェイ@■で接続さTI
でいる。 制御回路@け、交換回路011及び局線回路(25n−
制御すると共に、各分離及び速度変換回路aη〜■及び
各多重化及び速度変換回路口υ〜G!(イ)ン制御する
もσ)で、ll−Iる。な5.制御回路−から各分離及
び速度#換roJ路りn〜醸及び各多重化及び速度変換
回路C)I)〜(24)への接@汀省略されている。 第】図にあ・ける第1の分離及び速度変換回路αη汀、
第2図に示す如く、8個の端末装置T、−T、に7↑応
]7て8個グ)シフトレジスタS、〜SIl”s’有1
てい7−)。各シフトレジスタ5l−8llはデータ分
離及び速l!J:変、、換か1メモリと+7て設けられ
たもσ)であり、入力ハイウェイ(+2)と第1〜第8
の端末装置T1〜T8の入力ライン(:(Oa)〜(3
(l h )との間に接続ばれている。各シフトレジス
タ81〜S8のクロック入力端子に、OI(ケートGυ
ケ介して制御回路のの曹き込みタロツクライン(32+
と読み出〔7クロツクライン(33!とに接続でれてい
る。1だ、各シフトレジスタS、〜S、のストローブ信
号入力端子ばORゲートG、〜G。 ン介(7て制御回路CHI n i!き込みストローブ
信号ラインW、−″−W8に接I&さT
【ていると共に
、共通の紘み出し、ストローブ信号ラインRK接続プれ
ている。 第1図に2ける第2〜坦4の分離及び速度変換回路0樽
〜(2tllも第1の分離及び速度変換回路Onと全く
同一に構成上Tしている。 第1図の第1の多重化及び速度変換回路121)汀、5
!:つ図に示す如く、端末装置T+〜T8の出力ライン
C:44a) 〜(34h)と共通の出力ハイウェイ(
+2a)との間に瘉続芒れたシフトレジスタ(35a
)〜(:(51])ケ有する。各シフトレジスタ(35
a)〜(35h)のクロック入力端子は、ORゲートQ
E!’v介して制御回路(支))の書き込みクロックラ
インC37)に接続されていると共に、読み出しクロッ
クライン(至)に接続されている。1だ、各シフトレジ
スタ(35a)〜(35h)のストローブ信号入力端子
は、(JRゲート(39a)〜(39h)を介して制御
回路のの読み出[7ストロ一ブ信号ライン(4(laJ
〜(4(lh) K接続されていると共に、共通の@き
込みストローブ信号ライン(4Dに接続はjでいる。 〔受信動作〕 次に、第4図及び第5図を参照[、で、篇1図及び第2
図の装置における受信動作を説明する。このボタン電話
装置は、32個の端末装置が接続可能に構成さt’して
いる。32個の端末装置の全部が接続されない場合もあ
るが、ここでに説明乞容易にするために、二32個の端
末装置′r1〜T3□が接続され、これに対応して32
チヤネルのデータが入力ハイウェイ02を伝送テtlで
いるものとして説明する。 第4図灯本発明に従うインタフェース回路03)〜06
)に2けるホ】〜第4の分離及び速度変換回路On〜(
2111σ)炒作ケ原理的に示1ものであり、(4)に
入力ハイウェイ(121におけるチャネルの配置ケ示し
、a3)(Q (D Q;)け第1〜第4の分離及び速
度変換回路aη〜■にh−けるデータの書き込みのタイ
ミングY群単位で示し、 (F) (G) (Hl (
I) i−rデータの読み出1−のタイミングY群単位
で示す。 第4図囚に示す如く、入力ハイウェイazにおいては、
N=32チャネル伝送のために第1〜第32デヤネルの
データフィールドが規則正し、<配置されたフレームフ
ォーマットに従ってデータカ伝送てれている。即ちへ=
32チャネルのデータが時分割多重配列でれてシリアル
伝送されろ。本発明に従う第1〜第4の分離及び速度変
換回路αη〜(施は、第1〜第:(2ナヤネルのデータ
馨規則正し、りM=4分割することによって決定づiた
第1〜第4のチャネル群のデータを分担てる。第4図(
4)から明らかな如く、チャネルI〜8が早■の群、チ
ャネル9〜16が第2の群、ナヤネル17〜24が第3
の群、チャネル25〜32が第4の群とされている。識
1群のチャネルI〜8のデータは、t1〜t、の期間に
、第1の分離及び速度変換回路aηに含1れている8個
のシフトレジスタ81〜S8に順次に書き込1れ、gg
2、第3及び第4群のチャネル9〜32のデータも同様
にt2〜t4、t4〜”6st6〜t9期間に第2、第
3及び第4の分離及び速度変換回路(+81 (19■
の各シフトレジスタに順次に書き込まれる。@1の群の
チャネル1〜8のデータは。 1フレ一ム時間TFの1/4時間中にシフトレジスタに
書き込1れるために、次の書き込みまでに3/4フレー
ムの空き時間(12〜to)が生じる。 そこで、t1〜t2で書き込筐れた第1〜@8デヤネル
の第1群のデータが、t1〜t2に重複[、ないt3〜
17期間に2いて第2の速度で@1の分離及び速度変換
回路(17)からシリアルに順次に読み出される。 第2〜箪4の分離及び速度変換回路−09(イ)におい
ても、第4図0(D@に示すt2〜”4m ’4〜t6
、t6〜t9で第1の速度で書き込んだデータケ、第4
図Ω(Fl(I)に示て如く、書き込みに重複しないt
、〜110.18〜t12、tll〜t13の期間に第
2の速度でシリアルに読み出【、ている。 vJ、5図は第2図の各部の状態を詳しく示すものであ
り、囚にシフトレジスタS、%S8の書き込ミタイミン
グ即ち書き込みストローブ信号発生時点をチャネル別に
示し、の)〜(I) RシフトレジスタSl〜S8の読
み出しのタイミング即ち読み出しストローブ信号の発生
のタイミング即示す。第5図囚に示す如く、1フレ一ム
期1141 t r〜t、)i(32チヤネルに対応し
、て32分割した内の最初の8つの区間に第1〜第8チ
ヤネルのデータが配置されているので。 第1のシフトレジスタSI#−18!2図のライン■・
1からtlで与えらT(る書き込みス)o−ブ信号に応
答[7てハイウェイα2の第1チヤネルのシリアルデー
タを8き込む。この時にけライン(32からwJlの速
度〕書き込みクロック何句がシフトレジスタS!に与え
らn、入力ハイウェイa2の畢1のデータ伝送速度に一
致した速度で書き込みが行われ、t1〜12期間に例え
ば8ビツトの阜°位チャネルデータの書き込みが終了す
る。t2に2いてラインW2に書キ込みストa−プ信号
が与えられると、@2チャネルのデータのシフトレジス
タS、に対する書き込みがt2〜t3で行わ4る。この
様にしてlE8のシフトレジスタSsfでのデータの書
き込みが1.〜t4期間に行われる。ここで1重要なこ
とは、第1〜第8の端末装置1゛!〜TIIに対応する
第1〜l@8チヤネルのデータが分散されずに、集中し
て配置され、これ等が1@次にシフトレジスタS、〜S
sに書き込まれていることである。tl−’−t4期間
にシフトレジスタS、〜Ss K @き込まれた第1〜
承8チヤネルデータ汀、第5図■〜(I)に示す如<
1.〜t6の期間において第1の速度エリも低い第2の
速度によって読み出さrlる。t5〜16期間は、他の
群のデータ書き込み期間に対応しているので、自己の群
の書き込み期間t1〜t4に重複しない。第1〜第8の
シフトレジスタS+ ”’1++ S sに対する読み
出しストローブ信号に共通のラインRから共通に与えら
れるので、t、〜t6期間に第1〜第8チヤネルの例え
ば8ビツトのデータが同時にシリアルに読み出され、端
末装fiT+〜T8に送らr(る。なお、シフトレジス
タ81〜Ssのデータの読み出シに、この期間にライン
(至)から与えられる第2の速度の読み出[7クロツク
信号に基づいて行われる。第5図において重要なことは
、第1〜第8チヤネルのデータの曹き込みがt1〜t4
期間で集中的に行われているために、第1〜第8チヤネ
ルのデータの書き込みに全く無関係な空き時間t4〜t
7が1と1って生じ、この時間t4〜t、H単位チャネ
ルの書き込み時間t!〜t?よりも充分に長くなり、こ
の充分に長い期I′l#It4〜t7中に設定されたt
5〜t6期間に第2の速度でデータンゆっくり読み出す
ことが出来ることである。 今、第1〜第8チヤネルの第1群の動作について説明[
たが、第2、第3及び第4群でも第4図に示す如く特定
された時間に集中的にデータ馨読み込み、こすtKN複
しない別の時間にデータを読み出11.ている。従って
、32のチャネル数に対応ざゼて132個のシフトレジ
スタを設けることによって、32チヤネルのデータの分
離と、データ転送速度の変換が可能になり、回路構成が
大幅に簡略化ブれる。 〔送信動作〕 送信動作に受信動作と逆になり、32チヤネルに対応て
る端末装置′r!〜T32から出力されるデータを4つ
の群に分割して処理する。即ち、受信側と同様に第1〜
第8チヤネルを第1群、第9〜第16チヤネルを第2群
、第17〜第24チヤネルケ第3群、第25〜第32チ
ヤネルを第4群と1で処理する。 第6図は第1〜第4の多重化及び速度変換回路(2j)
〜@におけるデータの書き込み及び読み出しのタイミン
グを示す。即ち第6図(A)の)(00は第1〜第4の
多重化及び速度変換回路Qυ〜c2旬に、第1〜第4の
群に対応する端末装置から出力)t′Lる8ピツトのデ
ータ?書き込む時間を示し、第6図■[F](G) (
Wは第1〜第4群のデータを多重化及び速度変換回路(
21〕〜te41力・ら読み出すタイミングを示し、第
6図(1)fl出力ハイウエイロ2a)士のデータノ配
列ケ示−vo第6図囚〜Ωに示す如く、第1群(1〜8
チヤネル)、第2群(9〜16チヤネル)、第3群(1
7〜24チヤネル)、第4群(25〜32チヤスル)の
データけ1時間差を壱1で110次に瑞末装名力・ら送
出ばれ、1フレ一ム時1b’lTF内の所定時間t1〜
1... +、〜t6、t4〜t9、t7〜tI、に
多重化及び速度変換回路(2υ〜C!滲中のシフトレジ
スタに書き込1れる。この時、重要なことけ、1フレ一
ム時間′rFの全部を使わすに、この一部を使ってデー
タを転送てることである。こnにより次のフレームのデ
ータ転送筒でに空き時間が生じ、ここ?読み出しに利用
することが可能になる。即ち、第6図■[F](G)
()()に示す如く、第1〜第4の多重化及び速度変換
回路011〜C!滲からのデータの読み吊し7け、その
群の書き込みに重複しないt5ztg、t、g〜11o
。 tlo〜tit、tl?〜t13で行わjている。読み
出(タイミングを第1、第2、第3及び第4の群の順に
配置1nば、出力ハイウェイ(12a)に汀、第6図(
υに示す如く第1−第:う2チヤネルの順にデータがシ
リアル配置#tlた時分割多r信号が得られる。 第7図に第3図に示す第1群(第1〜第8チヤネルフの
データを処理する第1の多重化及び速度変換回路(21
1の動作を示すものであり、■〜αJけ第1〜第8のシ
フトレジスタ(35a) 〜(35h)のデータ書き込
みタイミングを示[7、第7図(I)に読み出しタイミ
ングを示す。端末装置T、%T、は第7図の1、〜t2
に同期して8とットデータをシリアルに送出し、シフト
レジスタ(35a) 〜(35h) (rl、 ttで
ライン(4υから与えられる共通の書き込みストローブ
信号に応答して8ビツトデータのシリアル書き込みを実
行する。第7図のt3時点でライン(40a )から第
1チヤネルの読み出しストローブ信号が発生すると、シ
フトレジスタ(:(5a)の8ビツトデータにt3〜t
4の期間に第1の速度でシリアルに読み出さIIる。こ
の時、ライン(至)から第1の速度の読み出しクロック
信号が与えられている。このため、t、〜t、の時間が
t3〜t4に時間圧縮された状態の速度変換が行わjる
。14時点でライン(4(lb)から第2チヤメルの読
み出しストローブ信号が発生すると、既にシフトレジス
タ(35b)に書き込″fれているデータがt4〜ts
期間にシリアルに読み出される。 この様にfa41〜第8チャネルのデータがシフトレジ
スタ(35a)〜(35h)から順次に読み出されると
。 第7図(I)に示す如く、第1チヤネルから第8チヤネ
ル1でのデータがt3〜t6期間に集中的に配置された
時分割4M信号が得られる。第7図(1)cl)t3〜
t s 期間は出力ハイウェイ(] 2a )に2ける
1フレームの時間′rFの1/4の時間幅を有している
のみであるから、残りの時間に第2〜第4群のデータを
配[−fることができる。今、#41の多重化及び速度
変換回路(2])の動作を第7図で絆しく説明1.だが
、第2〜第4の多重化及び速度変換回路(2カ〜(24
1イ、全く同様な動作で多1J傷号ケ形成する。 なお、第5図のts%ts時刻と第7図のt、〜t2時
刻とが一致てるように受信側のシフトレジスタS。 〜SSの読み出しストローブ信号と送信側のシフトレジ
スタ(、’l 5a )〜(35h)の書き込みストロ
ーブ信号とが決定されている。aち、第2図のライン(
R)と第3図のライン0υと汀共通に接続されている。 1だ、第5図におけるt、〜t4と第7図のt、〜t6
とσ)時刻が一致てろ工うに、第2図のラインWI〜W
s ノ4)き込みストローブ信号と第3図のライン(4
(la)〜(ar+h)σ)読み出しストローブ信号と
が決定シt’+ている。従って、受信側と送信側とで共
通のストローブ信号、クロック信号、フレーム同期信号
ケ使用することが可能になり、回路構成が簡略化さrL
る。 〔変形例〕 本発明に上述の実施例に限定ブ4るものでなく、変形可
能なものである。例えば、各インタフェルス回路(13
1〜αeに8チヤネルよりも少ない端末装置を接続t、
増設用空きチャネルを設けてもよい。 またシフトレジスタS、〜S、、 (35a) 〜(3
5h)の代りにこれに類似のメモリ装置を使用【てもよ
い。 各端末装&T+〜T8の出力データの送出及びこのシフ
トレジスタ(35a)〜(35h)への書き込みY同時
に行わずに1時間ン少り、すら(、て行うようにしても
よい。ボタン電話装filcJl外のデータ伝送にも勿
論適用可能である。 〔発明の効果〕 上述から明らかな如く、本発明によれば、単一σ)メモ
リによってシリアル時分割多事データの分離及び速度変
換を行うことができ、回路構成の簡略化が可能になる。
、共通の紘み出し、ストローブ信号ラインRK接続プれ
ている。 第1図に2ける第2〜坦4の分離及び速度変換回路0樽
〜(2tllも第1の分離及び速度変換回路Onと全く
同一に構成上Tしている。 第1図の第1の多重化及び速度変換回路121)汀、5
!:つ図に示す如く、端末装置T+〜T8の出力ライン
C:44a) 〜(34h)と共通の出力ハイウェイ(
+2a)との間に瘉続芒れたシフトレジスタ(35a
)〜(:(51])ケ有する。各シフトレジスタ(35
a)〜(35h)のクロック入力端子は、ORゲートQ
E!’v介して制御回路(支))の書き込みクロックラ
インC37)に接続されていると共に、読み出しクロッ
クライン(至)に接続されている。1だ、各シフトレジ
スタ(35a)〜(35h)のストローブ信号入力端子
は、(JRゲート(39a)〜(39h)を介して制御
回路のの読み出[7ストロ一ブ信号ライン(4(laJ
〜(4(lh) K接続されていると共に、共通の@き
込みストローブ信号ライン(4Dに接続はjでいる。 〔受信動作〕 次に、第4図及び第5図を参照[、で、篇1図及び第2
図の装置における受信動作を説明する。このボタン電話
装置は、32個の端末装置が接続可能に構成さt’して
いる。32個の端末装置の全部が接続されない場合もあ
るが、ここでに説明乞容易にするために、二32個の端
末装置′r1〜T3□が接続され、これに対応して32
チヤネルのデータが入力ハイウェイ02を伝送テtlで
いるものとして説明する。 第4図灯本発明に従うインタフェース回路03)〜06
)に2けるホ】〜第4の分離及び速度変換回路On〜(
2111σ)炒作ケ原理的に示1ものであり、(4)に
入力ハイウェイ(121におけるチャネルの配置ケ示し
、a3)(Q (D Q;)け第1〜第4の分離及び速
度変換回路aη〜■にh−けるデータの書き込みのタイ
ミングY群単位で示し、 (F) (G) (Hl (
I) i−rデータの読み出1−のタイミングY群単位
で示す。 第4図囚に示す如く、入力ハイウェイazにおいては、
N=32チャネル伝送のために第1〜第32デヤネルの
データフィールドが規則正し、<配置されたフレームフ
ォーマットに従ってデータカ伝送てれている。即ちへ=
32チャネルのデータが時分割多重配列でれてシリアル
伝送されろ。本発明に従う第1〜第4の分離及び速度変
換回路αη〜(施は、第1〜第:(2ナヤネルのデータ
馨規則正し、りM=4分割することによって決定づiた
第1〜第4のチャネル群のデータを分担てる。第4図(
4)から明らかな如く、チャネルI〜8が早■の群、チ
ャネル9〜16が第2の群、ナヤネル17〜24が第3
の群、チャネル25〜32が第4の群とされている。識
1群のチャネルI〜8のデータは、t1〜t、の期間に
、第1の分離及び速度変換回路aηに含1れている8個
のシフトレジスタ81〜S8に順次に書き込1れ、gg
2、第3及び第4群のチャネル9〜32のデータも同様
にt2〜t4、t4〜”6st6〜t9期間に第2、第
3及び第4の分離及び速度変換回路(+81 (19■
の各シフトレジスタに順次に書き込まれる。@1の群の
チャネル1〜8のデータは。 1フレ一ム時間TFの1/4時間中にシフトレジスタに
書き込1れるために、次の書き込みまでに3/4フレー
ムの空き時間(12〜to)が生じる。 そこで、t1〜t2で書き込筐れた第1〜@8デヤネル
の第1群のデータが、t1〜t2に重複[、ないt3〜
17期間に2いて第2の速度で@1の分離及び速度変換
回路(17)からシリアルに順次に読み出される。 第2〜箪4の分離及び速度変換回路−09(イ)におい
ても、第4図0(D@に示すt2〜”4m ’4〜t6
、t6〜t9で第1の速度で書き込んだデータケ、第4
図Ω(Fl(I)に示て如く、書き込みに重複しないt
、〜110.18〜t12、tll〜t13の期間に第
2の速度でシリアルに読み出【、ている。 vJ、5図は第2図の各部の状態を詳しく示すものであ
り、囚にシフトレジスタS、%S8の書き込ミタイミン
グ即ち書き込みストローブ信号発生時点をチャネル別に
示し、の)〜(I) RシフトレジスタSl〜S8の読
み出しのタイミング即ち読み出しストローブ信号の発生
のタイミング即示す。第5図囚に示す如く、1フレ一ム
期1141 t r〜t、)i(32チヤネルに対応し
、て32分割した内の最初の8つの区間に第1〜第8チ
ヤネルのデータが配置されているので。 第1のシフトレジスタSI#−18!2図のライン■・
1からtlで与えらT(る書き込みス)o−ブ信号に応
答[7てハイウェイα2の第1チヤネルのシリアルデー
タを8き込む。この時にけライン(32からwJlの速
度〕書き込みクロック何句がシフトレジスタS!に与え
らn、入力ハイウェイa2の畢1のデータ伝送速度に一
致した速度で書き込みが行われ、t1〜12期間に例え
ば8ビツトの阜°位チャネルデータの書き込みが終了す
る。t2に2いてラインW2に書キ込みストa−プ信号
が与えられると、@2チャネルのデータのシフトレジス
タS、に対する書き込みがt2〜t3で行わ4る。この
様にしてlE8のシフトレジスタSsfでのデータの書
き込みが1.〜t4期間に行われる。ここで1重要なこ
とは、第1〜第8の端末装置1゛!〜TIIに対応する
第1〜l@8チヤネルのデータが分散されずに、集中し
て配置され、これ等が1@次にシフトレジスタS、〜S
sに書き込まれていることである。tl−’−t4期間
にシフトレジスタS、〜Ss K @き込まれた第1〜
承8チヤネルデータ汀、第5図■〜(I)に示す如<
1.〜t6の期間において第1の速度エリも低い第2の
速度によって読み出さrlる。t5〜16期間は、他の
群のデータ書き込み期間に対応しているので、自己の群
の書き込み期間t1〜t4に重複しない。第1〜第8の
シフトレジスタS+ ”’1++ S sに対する読み
出しストローブ信号に共通のラインRから共通に与えら
れるので、t、〜t6期間に第1〜第8チヤネルの例え
ば8ビツトのデータが同時にシリアルに読み出され、端
末装fiT+〜T8に送らr(る。なお、シフトレジス
タ81〜Ssのデータの読み出シに、この期間にライン
(至)から与えられる第2の速度の読み出[7クロツク
信号に基づいて行われる。第5図において重要なことは
、第1〜第8チヤネルのデータの曹き込みがt1〜t4
期間で集中的に行われているために、第1〜第8チヤネ
ルのデータの書き込みに全く無関係な空き時間t4〜t
7が1と1って生じ、この時間t4〜t、H単位チャネ
ルの書き込み時間t!〜t?よりも充分に長くなり、こ
の充分に長い期I′l#It4〜t7中に設定されたt
5〜t6期間に第2の速度でデータンゆっくり読み出す
ことが出来ることである。 今、第1〜第8チヤネルの第1群の動作について説明[
たが、第2、第3及び第4群でも第4図に示す如く特定
された時間に集中的にデータ馨読み込み、こすtKN複
しない別の時間にデータを読み出11.ている。従って
、32のチャネル数に対応ざゼて132個のシフトレジ
スタを設けることによって、32チヤネルのデータの分
離と、データ転送速度の変換が可能になり、回路構成が
大幅に簡略化ブれる。 〔送信動作〕 送信動作に受信動作と逆になり、32チヤネルに対応て
る端末装置′r!〜T32から出力されるデータを4つ
の群に分割して処理する。即ち、受信側と同様に第1〜
第8チヤネルを第1群、第9〜第16チヤネルを第2群
、第17〜第24チヤネルケ第3群、第25〜第32チ
ヤネルを第4群と1で処理する。 第6図は第1〜第4の多重化及び速度変換回路(2j)
〜@におけるデータの書き込み及び読み出しのタイミン
グを示す。即ち第6図(A)の)(00は第1〜第4の
多重化及び速度変換回路Qυ〜c2旬に、第1〜第4の
群に対応する端末装置から出力)t′Lる8ピツトのデ
ータ?書き込む時間を示し、第6図■[F](G) (
Wは第1〜第4群のデータを多重化及び速度変換回路(
21〕〜te41力・ら読み出すタイミングを示し、第
6図(1)fl出力ハイウエイロ2a)士のデータノ配
列ケ示−vo第6図囚〜Ωに示す如く、第1群(1〜8
チヤネル)、第2群(9〜16チヤネル)、第3群(1
7〜24チヤネル)、第4群(25〜32チヤスル)の
データけ1時間差を壱1で110次に瑞末装名力・ら送
出ばれ、1フレ一ム時1b’lTF内の所定時間t1〜
1... +、〜t6、t4〜t9、t7〜tI、に
多重化及び速度変換回路(2υ〜C!滲中のシフトレジ
スタに書き込1れる。この時、重要なことけ、1フレ一
ム時間′rFの全部を使わすに、この一部を使ってデー
タを転送てることである。こnにより次のフレームのデ
ータ転送筒でに空き時間が生じ、ここ?読み出しに利用
することが可能になる。即ち、第6図■[F](G)
()()に示す如く、第1〜第4の多重化及び速度変換
回路011〜C!滲からのデータの読み吊し7け、その
群の書き込みに重複しないt5ztg、t、g〜11o
。 tlo〜tit、tl?〜t13で行わjている。読み
出(タイミングを第1、第2、第3及び第4の群の順に
配置1nば、出力ハイウェイ(12a)に汀、第6図(
υに示す如く第1−第:う2チヤネルの順にデータがシ
リアル配置#tlた時分割多r信号が得られる。 第7図に第3図に示す第1群(第1〜第8チヤネルフの
データを処理する第1の多重化及び速度変換回路(21
1の動作を示すものであり、■〜αJけ第1〜第8のシ
フトレジスタ(35a) 〜(35h)のデータ書き込
みタイミングを示[7、第7図(I)に読み出しタイミ
ングを示す。端末装置T、%T、は第7図の1、〜t2
に同期して8とットデータをシリアルに送出し、シフト
レジスタ(35a) 〜(35h) (rl、 ttで
ライン(4υから与えられる共通の書き込みストローブ
信号に応答して8ビツトデータのシリアル書き込みを実
行する。第7図のt3時点でライン(40a )から第
1チヤネルの読み出しストローブ信号が発生すると、シ
フトレジスタ(:(5a)の8ビツトデータにt3〜t
4の期間に第1の速度でシリアルに読み出さIIる。こ
の時、ライン(至)から第1の速度の読み出しクロック
信号が与えられている。このため、t、〜t、の時間が
t3〜t4に時間圧縮された状態の速度変換が行わjる
。14時点でライン(4(lb)から第2チヤメルの読
み出しストローブ信号が発生すると、既にシフトレジス
タ(35b)に書き込″fれているデータがt4〜ts
期間にシリアルに読み出される。 この様にfa41〜第8チャネルのデータがシフトレジ
スタ(35a)〜(35h)から順次に読み出されると
。 第7図(I)に示す如く、第1チヤネルから第8チヤネ
ル1でのデータがt3〜t6期間に集中的に配置された
時分割4M信号が得られる。第7図(1)cl)t3〜
t s 期間は出力ハイウェイ(] 2a )に2ける
1フレームの時間′rFの1/4の時間幅を有している
のみであるから、残りの時間に第2〜第4群のデータを
配[−fることができる。今、#41の多重化及び速度
変換回路(2])の動作を第7図で絆しく説明1.だが
、第2〜第4の多重化及び速度変換回路(2カ〜(24
1イ、全く同様な動作で多1J傷号ケ形成する。 なお、第5図のts%ts時刻と第7図のt、〜t2時
刻とが一致てるように受信側のシフトレジスタS。 〜SSの読み出しストローブ信号と送信側のシフトレジ
スタ(、’l 5a )〜(35h)の書き込みストロ
ーブ信号とが決定されている。aち、第2図のライン(
R)と第3図のライン0υと汀共通に接続されている。 1だ、第5図におけるt、〜t4と第7図のt、〜t6
とσ)時刻が一致てろ工うに、第2図のラインWI〜W
s ノ4)き込みストローブ信号と第3図のライン(4
(la)〜(ar+h)σ)読み出しストローブ信号と
が決定シt’+ている。従って、受信側と送信側とで共
通のストローブ信号、クロック信号、フレーム同期信号
ケ使用することが可能になり、回路構成が簡略化さrL
る。 〔変形例〕 本発明に上述の実施例に限定ブ4るものでなく、変形可
能なものである。例えば、各インタフェルス回路(13
1〜αeに8チヤネルよりも少ない端末装置を接続t、
増設用空きチャネルを設けてもよい。 またシフトレジスタS、〜S、、 (35a) 〜(3
5h)の代りにこれに類似のメモリ装置を使用【てもよ
い。 各端末装&T+〜T8の出力データの送出及びこのシフ
トレジスタ(35a)〜(35h)への書き込みY同時
に行わずに1時間ン少り、すら(、て行うようにしても
よい。ボタン電話装filcJl外のデータ伝送にも勿
論適用可能である。 〔発明の効果〕 上述から明らかな如く、本発明によれば、単一σ)メモ
リによってシリアル時分割多事データの分離及び速度変
換を行うことができ、回路構成の簡略化が可能になる。
第1図Ir′rX発明の実施例に係わるボタン電話装竹
ケ原理的に示す7377図、 第2図σ〜41図σノ第1の分離及び速度変換回路を示
す1回路図、 第:4図は第1図の第1の多重化及び速度変換回路ケ示
す回路図、 第4図汀第1図の装置における入力多重化信号及び第1
〜第4の分離及び速度変換回路におけるデータ書き込み
タイミング及びデータ読み出(7タイミングを示す図、 第5図に第21¥Jの回路にあ・けるシフトレジスタ8
I−8Rのデータ書き込みタイミング及び読み出しタイ
ミングχ示す図、 第6図灯第1図の第1−第4の多重化及び速度変換回路
にデータを書き込むタイミング、データの読み出[、タ
イミング及び多重化出力信号を示す図、 第7図は第3図(7)シフトレジスタ(35a) 〜(
:(5h)のデータ書き込みタイミング及び読み出しタ
イミング乞示す図、 第8図に従来のボタン電話装置の一部を概略的に示すブ
ロック図である。 0■・・・入力ハイウェイ、αη〜■・・・分離及び速
度変換回路、(211〜(241・・・多重化及び速度
変換回路、翰・・・制御回路、S、S−8,・・・シフ
トレジスタ、T、〜T3jJ・・・端末装置、
ケ原理的に示す7377図、 第2図σ〜41図σノ第1の分離及び速度変換回路を示
す1回路図、 第:4図は第1図の第1の多重化及び速度変換回路ケ示
す回路図、 第4図汀第1図の装置における入力多重化信号及び第1
〜第4の分離及び速度変換回路におけるデータ書き込み
タイミング及びデータ読み出(7タイミングを示す図、 第5図に第21¥Jの回路にあ・けるシフトレジスタ8
I−8Rのデータ書き込みタイミング及び読み出しタイ
ミングχ示す図、 第6図灯第1図の第1−第4の多重化及び速度変換回路
にデータを書き込むタイミング、データの読み出[、タ
イミング及び多重化出力信号を示す図、 第7図は第3図(7)シフトレジスタ(35a) 〜(
:(5h)のデータ書き込みタイミング及び読み出しタ
イミング乞示す図、 第8図に従来のボタン電話装置の一部を概略的に示すブ
ロック図である。 0■・・・入力ハイウェイ、αη〜■・・・分離及び速
度変換回路、(211〜(241・・・多重化及び速度
変換回路、翰・・・制御回路、S、S−8,・・・シフ
トレジスタ、T、〜T3jJ・・・端末装置、
Claims (3)
- (1)Nチャネル(但しNは整数)のデータを所定のフ
レームフォーマットに従うように時分割多重した信号を
第1の速度でシリアル伝送し、この時分割多重した信号
を独立のNチャネルのデータに分離し、この分離したN
チャネルのデータを前記第1の速度よりも遅い第2の速
度でシリアル伝送するデータ伝送方式に於いて、 前記時分割多重した信号を伝送するハイウェイに、前記
Nチャネルに対応させてN個のメモリを接続すること、 時分割多重されている前記Nチャネルのデータを前記第
1の速度で前記N個のメモリに選択的に書き込むことに
よつて前記Nチャネルのデータをチャネル単位に分離す
ること、 前記N個のメモリをM群(但しMは整数)に分け、自己
の群に属するチャネルのデータの読み出し期間が他の群
に属するチャネルのデータの書き込み時間内に対応する
ように予め決められた期間に各群のメモリのデータを前
記第2の速度で読み出すこと を特徴とするデータ伝送方式。 - (2)前記メモリはシフトレジスタである特許請求の範
囲第1項記載のデータ伝送方式。 - (3)各群のデータの読み出しを、同一の群に属するチ
ャネルのデータを同一のタイミングで読み出す様に行う
ことを特徴とする特許請求の範囲第1項記載のデータ伝
送方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61065524A JP2679028B2 (ja) | 1986-03-24 | 1986-03-24 | データ受信装置 |
US07/027,807 US4805165A (en) | 1986-03-24 | 1987-03-19 | Time division multiplex data transmission method and apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61065524A JP2679028B2 (ja) | 1986-03-24 | 1986-03-24 | データ受信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62241495A true JPS62241495A (ja) | 1987-10-22 |
JP2679028B2 JP2679028B2 (ja) | 1997-11-19 |
Family
ID=13289492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61065524A Expired - Fee Related JP2679028B2 (ja) | 1986-03-24 | 1986-03-24 | データ受信装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4805165A (ja) |
JP (1) | JP2679028B2 (ja) |
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