JPH02291737A

JPH02291737A - ｎビット多重分離変換回路

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Publication number: JPH02291737A
Application number: JP11292789A
Authority: JP
Inventors: Shinji Matsuoka; 伸治松岡; Kazuo Aida; 一夫相田; Seiji Nakagawa; 清司中川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1989-05-02
Filing date: 1989-05-02
Publication date: 1990-12-03
Anticipated expiration: 2010-01-30
Also published as: JPH077936B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ｎビット多重化端局装置において、ｎビット
多重化およびｎビット分離化を行うｎビット多重分離変
換回路に関する。

なお、本明細書では、ｎビット分離化はｎビット多重化
の逆変換処理で装置構成も同様であり、ｎビット多重化
処理（ｎビット多重変換回路）についての説明により容
易に類推できるので、ｎビット分離化処理（ｎビット分
離変換回路）についての詳細な説明は省略する。

（従来の技術）ディジタル信号の多重化方式における多重化単位には、
各チャネルの入力信号列を順次１ビットごとに多重化す
るビット単位多重、各チャネルの人力信号列を一定の符
号長（ｎビットで構成されるワード）ごとに多重化する
ワード単位多重（本明細書では、「ｎビット多重」とい
う。）、またフレームごとに多重化するフレーム単位多
重がある。

従来の入力Ｎ（Ｎはｎの整数倍）チャネルのｎビット多
重変換回路には、１段の並／直列変換処理により実現す
る構成と、複数段の並／直列変換処理により実現する構
成がある。

第１０図は、１段の並／直列変換処理により実現する場
合の入力Ｎチャネルのｎビット多重変換回路を説明する
図である。

図において、入力チャネルｃｈｉ〜ｃｈＮの各入力信号
は、チャネルごとに（１：ｎ）直／並列変換回路（ｎビ
ットメモリ）１０１．〜１０１Ｎに人力され、ｎビット
単位でそれぞれｎ個の並列信号（　１−１〜１−ｎ）、
（　２−１〜２−ｎ）、・・・、（Ｎ−Ｌ〜Ｎ−ｎ）に
一旦変換される。各並列信号は、（ｎＮ：１）並／直列
変換回路１０３に入力され、順次ビット多重することに
よりｎビット多重化信号に変換される。

第１１図は、複数段の並／直列変換処理により実現する
場合の入力Ｎチャネルのｎビッ，ト多重変換回路を説明
する図である。第１１図（ａ）はその全体構成であり、
第１１図（ｂ）はその最終段の構成および入出力される
時系列データを示す。

図において、入力チャネルｃｈｉ〜ｃｈＮの各入力信号
は、各段のｎビット多重変換部１１１、１１２で所定の
チャネル数ごとに順次ｎビット多重化が行われ、最終段
のｎビット多重変換部１１３にはＮ　／　ｍチャネルに
まとめられて入力される。

最終段のｎビット多重変換部１１３に入力されるチャネ
ルｃｈ　１　’〜ｃｈ（Ｎ／ｍ）’　の時系列データは
、それぞれ入力チャネルｃｈ　１　〜ｃｈｍ，　　ｃｈ
（ｍ＋１）〜ｃｈ２ｍ、・・・、ｃｈ　（Ｎ−ｍ＋ｌ）
　〜ｃｈ　Ｎをｎビット多重化したものであり、（１　
：ｍｎｌ直／並列変換回路１１５．〜１１５Ｎ／−にそ
れぞれ入力される。

各（１　：ｍｎ）直／並列変換回路１１５１　〜１１５
Ｎ／−は、ｍＸｎ個の並列信号（１−１〜ｍ−ｎ）、（
（ｍ＋１）−１〜（２ｍ）−ｎ）、・・・、（（Ｎ−ｍ
＋１）−１−Ｎ−ｎ）に一旦それぞれ変換する。各並列
信号は、（ｎＮ：１）並／直列変換回路１１７に入力さ
れ、順次ビット多重することによりｎビット多重化信号
に変換される。

〔発明が解決しようとする課題〕

ところで、第１０図および第１１図に示した入力Ｎチャ
ネルのｎビット多重変換回路の構成では、いずれの場合
においても、最終的には（ｎＮ：１）並／直列変換回路
１０３、１１７が必要となっていた。

したがって、多重化ビット数ｎあるいは入力チャネル数
Ｎが大きくなると、並／直列変換回路の回路規模が大き
くなちて高速動作が困難になることがあった。

また、並／直列変換処理を行う前に、直／並列変換回路
あるいはメモリを用いて時系列データを分解する必要が
あり、速度変換を行うための制御回路が複雑になってい
た。

さらに、入力チャネル数Ｎが変更された場合には、新た
な回路設計が．必要になっており、柔軟性に乏しい面が
あった。

なお、以上のことは、ｎビット分離変換回路についても
同様であった。

本発明は、このような従来の問題点を解決するものであ
り、多重化ビット数ｎあるいは入力チャネル数Ｎが大き
くなった場合にも、高速動作が可能で柔軟性のあるｎビ
ット多重分離変換回路を提供することを目的とする。

〔課題を解決するための手段］第１図は、本発明の原理構成を示すブロック図である。

ｎ（ｎは正の整数）チャネルの各入力信号をｎビットご
とに多重化するｎビット多重変換回路（第１図（ａ））
において、ｎチャネルの各入力信号のｉ番目（ｉ≦ｎ）
の各ビットをｉ番目のチャネルの出力信号とするタイム
スロット入れ換えをｎビット単位で行い、新たなｎチャ
ネルの信号系列に変換するタイムスロット変換回路と、
この新たなｎチャネルの信号を入力し、ｎ対ｌの多重化
を行う多重化部とを備えて構成される。

Ｎ（Ｎはｎの整数倍）チャネルの入力信号をｎビットご
とに多重化するｎビット多重変換回路（第１図（ｂ））
において、前記タイムスロット変換回路をＮ／ｎ個有し
、各タイムスロット変換回路ごとに所定のチャネル対応
をとり、それぞれのタイムスロット入れ換えをｎビット
単位で行い、新たなＮチャネルの信号系列に変換するタ
イムスロット変換部と、この新たなＮチャネルの信号を
入力し、Ｎ対１の多重化を行う多重化部とを備えて構成
される。

Ｎ（Ｎはｎの整数倍）チャネルの入力信号をｎビットご
とに分離化するｎビット分離変換回路において、１対Ｎ
の分離化を行う分離化部と、前記タイムスロット変換回
路をＮ／ｎ個有し、入出力を入れ換えることによりその
逆変換を行い、もとのＮチャネルの信号系列に変換する
タイムスロット変換部とを備えて構成される。

〔作　用〕

本発明は、タイムスロット変換回路で、ｎチャネルの各
入力信号のｉ番目の各ビットをｉ番目のチャネルの出力
信号とするタイムスロット入れ換えをｎビット単位で行
うことにより、ビット多重を行う多重化部では、直／並
列変換による入力信号の分解処理が不要となるので、Ｎ
：１以下の並／直列変換回路だけで構成することができ
る。

したがって・多重化ビット数ｎあるいは入力チャネル数
Ｎが大きくなった場合でも、変換処理速度は多重化部の
速度のみに依存するので高速化が容易であり、制御回路
の構成も簡単化することができる。

また、入力チャネル数Ｎが増加した場合には、所定のチ
ャネル対応をとったタイムスロット変換回路を追加する
だけで、容易にｎビット多重変換回路を構成することが
できる。さらに、多重化部の構成を変更した場合でも、
チャネル対応を変更するだけで対応をとることができる
。

また、ｎビット分離変換回路は、ｎビット多重変換回路
に用いられたのと同一構成のタイムスロット変換回路を
用い、その入出力を入れ換えて逆変換させることにより
、ビット分離を行う分離化部では、１：Ｎ以下の直／並
列変換回路だけで構成することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

本実施例では、まず４ビット多重変換回路（入力４チャ
ネル、８チャネル、１６チャネル）により本発明の基本
的構成および機能について説明し、続いて８ビット多重
変換回路（入力８チャネル、６４チャネル）を用いてそ
の具体的構成例について説明する。

第２図は、入力４チャネルの４ビット多重変換回路を説
明する図である。第２図（ａ）はその全体構成であり、
第２図（ｂ）はタイムスロット変換回路に入出力される
時系列データを示し、第２図（Ｃ）は４ビット多重化信
号の時系列データを示す。

図において、タイムスロット変換回路２１の入力端子を
ｉｎｌ、ｉｎ２、ｉｎ３、ｉｎ４とし、出力端子をｏｕ
ｔ　１　、ｏｕｔ　２、ｏｕｔ３、ｏｕｔ４とする。入
力端子ｉｎｌには、入力チャネルｃｈｌ（時系列データ
１−１、１−２、１−３、ｌ−４）を接続し、以下同様
にｉｎ２にはｃｈ２（２−１、２−２、２−３、２−４
）　、ｉｎ３にはｃｈ３（３−１、３−２、３−３、３
−４）　、ｉｎ４にはｃｈ４（４−１、４−２、４−３
、４−４）を接続する。

タイムスロット変換回路２１は、４ビットのタイムスロ
ット変換（行と列の入れ換え）を行い、出力端子ｏｕｔ
ｌから各入力チャネルの１ビット目の時系列データ１−
１、２−１、３−１、４−１を出力する。以下同様に、
出力端子ｏｕｔ２から各２ビット目の時系列データ１−
２、２−２、３−２、４−２、出力端子ｏｕｔ３から各
３ビット目の時系列データ１−３、２−３、３−３、４
−３、出力端子ｏｕｔ４から各４ビット目の時系列デー
タ１−４、２−４、３−４、４−４を出力し、それぞれ
チャネルｃｈ　１　’　、ｃｈ　２　’　、ｃｈ　３　
’ｃｈ４’に対応させる。

多重化部は、本実施例では１段の（４：１）並／直列変
換回路により実現される。

（４：１）並／直列変換回路２３は、このチャネルｃｈ
　１　’、ｃｈ２’、ｃｈ　３　’、ｃｈ　４　’の時
系列データを人力し、４：１の並／直列変換処理を行う
ことにより、第２図（Ｃ）に示す時系列データ（４ビッ
ト多重化信号）に変換することができる。

このように、タイムスロット変換回路２１を用いること
により、従来技術で説明した各チャネルごとの（１：４
）直／並列変換回路および（１６：１）並／直列変換回
路が、（４：ｌ）並／直列変換回路２３に置き換え可能
になる。

また、このタイムスロット変換回路２１は、その入力と
出力とを入れ換えることにより逆変換が可能であるので
、４ビット分離変換回路のタイムスロット変換回路とし
て用いることができる。

第３図は、入力８チャネルの４ビット多重変換回路を説
明する図である。第３図（ａ）はその全体構成であり、
第３図（ｂ）はタイムスロット変換部の構成および入出
力される時系列データを示し、第３図（Ｃ）は４ビット
多重化信号の時系列データを示す。

図において、本実施例のタイムスロット変換部３１は、
第２図（１））に示したタイムスロット変換回路２１を
基本モジュールとし、それを２個（モジュール＃１、モ
ジュール＃２）用いた構成であり、第１表に示す各モジ
ュールの入力端子ｉｎｌ〜ｉｎ４と人力チャネルｃｈｉ
〜ｃｈ８との対応関係、および各モジュールの出力端子
ｏｕｔｌ〜ｏｕｔ４とタイムスロット変換後のチャネル
ｃｈ　１　’〜ｃｈ８’との対応関係に基づいて接続さ
れる。

第１表タイムスロンド変換部３１をこのような構成にすること
により、各チャネルｃｈｉ’〜ｃｈ　８　’には第３図
（ｂ）に示す時系列データを出力することができる。

多重化部は、本実施例では１段の（８：１）並／直列変
換回路により実現される。

（８：１）並／直列変換回路３３は、このチャネルｃｈ
ｌ’〜ｃｈ３’の時系列データを入力し、８：１の並／
直列変換処理を行うことにより、第３図（Ｃ）に示す時
系列データ（４ビット多重化信号）を出力することがで
きる。

第４図は、人力１６チャネルの４ビット多重変換回路を
説明する図である。第４図（ａ）はその全体構成であり
、第４図（ｂ）はタイムスロット変換部の構成および入
出力される時系列データを示し、第４図（Ｃ）は４ビッ
ト多重化信号の時系列データを示す。

図において、本実施例のタイムスロット変換部４１は、
第２図（ｂ）に示したタイムスロット変換回路２１を基
本モジュールとし、それを４個（モジュール＃１〜＃４
）用いた構成であり、第２表に示す各モジュールの入力
端子ｉｎｌ〜ｉｎ４と入力チャネルｃｈｉ〜ｃｈｌ６と
の対応関係、および各モジュールの出力端子ｏｕｔｌ〜
ｏｕｔ４とタイムスロット変換後Φチャネルｃｈ　ｌ　
’〜ｃｈ　１　６’との対応関係に基づいて接続される
。

第２表タイムスロット変換部４ｌをこのような構成にすること
により、各チャネルｃｈｉ’〜ｃｈｌ６’には第４図（
６）に示す時系列データを出力することができる。

多重化部は、本実施例では１段の（１６：１）並／直列
変換回路により実現される。

（１６：１）並／直列変換回路４３は、このチャネルｃ
ｈ　１　’　〜ｃｈｌ６’の時系列データを入力し、１
６：１の並／直列変換処理を行うことにより、第４図（
Ｃ）に示す時系列データ（４ビット多重化信号）を出力
することができる。

第３図および第４図に示すように、多重化チャネル数が
増加した場合には、タイムスロット変換回路（基本モジ
ュール）２１を追加し、人出力端子の最適化を行うこと
により容易に対応することができるので、新たな回路設
計は不要である。

なお、４ビット分離変換回路においても同様である。

また、各並／直列変換回路（２３，３３．４３）により
構成される多重化部を多段構成（例えば、（１６：１）
並／直列変換回路を〔４：１）並／直列変換回路を５個
２段で実現）する場合においても対応が容易である。

第５図は、入力８チャネルの４ビット多重変換回路の他
の構成例を説明する図である。ここでは、（８：ｌ）並
／直列変換回路（第３図、３３）により構成される多重
化部を７個の（２：ｌ）並／直列変換回路を３段構成に
より実現する例を示す。

第５図（ａ）はその全体構成であり、第５図（ｂ）はタ
イムスロット変換部の構成および入出力される時系列デ
ータを示す。

図において、本実施例のタイムスロット変換部５１は、
第３図ら）に示したタイムスロット変換部３１と同様の
構成であるが、第３表に示す各モジュールの入力端子ｉ
ｎｌ〜ｉｎ４と入力チャネルｃｈｉ〜ｃｈ８との対応関
係、および各モジュールの出力端子ｏｕｔｌ〜ｏｕｔ４
とタイムスロット変換後のチャネルｃｈ　ｌ　’〜ｃｈ
　８　’との対応関係に基づいて接続される。

第３表タイムスロット変換部５１をこのような構成にすること
により、各チャネルｃｈ　１　’〜ｃｈ８’には第５図
（ｂ）　ａ，：示す時系列データを出力することができ
る。

各段の（２：１）並／直列変換回路５３，〜５３，は、
このチャネルｃｈ　１　’〜ｃｈ　８　’の時系列デー
タを入力し、各２＝１の並／直列変換処理を行うことに
より、第３図（Ｃ）に示す時系列データ（４ビット多重
化信号）を出力することができる。

このように、多重化部の構成を変更した場合でも、タイ
ムスロット変換部５１の各基本モジュールの出力端子と
各チャネルｃｈｉ’〜ｃｈ　８　’の接続を最適化する
ことにより対応をとることができる。

また、４ビット分離変換回路においても同様である。

一般に、ｎビット多重変換回路のタイムスロット変換部
は、入力チャネル数Ｎ（Ｎはｎの整数倍）に応じて、ｎ
ビット多重化に対応するタイムスロット変換回路（基本
モジュール）をＮ／ｎ個備え、その入出力端子の接続を
最適化することにより、容易に実現することができる。

また、多重化部は、従来構成では直／並列変換回路およ
び（ｎＮ：１）並／直列変換回路が必要であったが、本
発明構成では、最大でも［Ｎ：ｌ］並／直列変換回路が
あれば十分である。

さらに、第５図に示したように、高速動作が可能な（２
：１）並／直列変換回路を所定の段数重ねることにより
、同様の機能を持たせることも可能である。

以下、８ビット（１バイト）多重変換回路におけるタイ
ムスロット変換回路（基本モジュール）について詳細に
説明する。

第６図は、入力８チャネルの８ビット多重変換回路を説
明する図である。第６図（ａ）はその全体構成であり、
第６図（ｂ）はタイムスロット変換回路に？出力される
時系列データを示し、第６図（Ｃ）は８ビット多重化信
号の時系列データを示す。

ここに示すタイムスロット変換回路６１は、８ビット多
重変換回路の基本モジュールであり、その機能は、第２
図に示した入力４チャネルの４ビット多重変換回路のタ
イムスロット変換回路２１と同様に説明される。

タイムスロット変換回路６１の各出力端子から出力され
る各チャネルｃｈｉ’〜ｃｈ８’の時系列データ（第６
図（ｂ））は、（８：１）並／直列変換回路６３で８：
１の並／直列変換処理を行うことにより、第６図（Ｃ）
に示す時系列データ（８ビット多重化信号）に変換する
ことができる。

第７図は、８ビット多重化に対応するタイムスロット変
換回路６１の一実施例構成を示すブロック図である。

図において、入力チャネルｃｈｉの時系列データは、８
分岐されてそれぞれＤフリップフロップ７１■〜７１１
８に入力される。入力チャネルｃｈ２〜ｃｈ８の時系列
データは、それぞれ１ビット〜７ビ？トの遅延を与える
遅延回路７３■〜７３Ｉｌを介して、それぞれ８分岐さ
れてＤフリップフロップ７１■Ｉ〜７Ｉ２８、・・・、
７ｌ８，〜７１８．に入力される。

各チャネル対応のＤフリップフロップ群のそれぞれ第一
のＤフリップフロップ７１■、７１■，、・・・、７１
ｇ＋の出力は、論理和回路７５，に入力される。また、
各第二のＤフリップフロツプ７１，■、７１■２、・・
・、７１８ｚの出力は論理和回路７５■に入力され、以
下同様に各第八のＤフリップフロップ７１ｌ８、７１■
８、・・・、７１８６の出力は論理和回路７５８に人力
される。

各論理和回路７５，〜７５，の出力データは、そ乳ぞれ
７ビット〜１ビットの遅延を与える遅延回路７７．〜７
７，を介して、それぞれチャネルｃｈ　１　’〜ｃｈ７
’に出力される。論理和回路７５．の出力データはチャ
ネルｃｈ８’に出力される。

制御信号発生回路７９は、基準クロソクｃｌｋの入力に
応じて順次シフトした制御信号（クロック）■〜■を出
力する。

？御信号■は、Ｄフリップフロップ７１１，、７１■８
、・・・、７１８■のクロック端子Ｃおよび一つ前のク
ロックでデータをラッチするＤフリップフロップ７ｌ１
８、７１■７、・・・、７１ｌＩＩのリセット端子Ｒに
入力される。

制御信号■は、Ｄフリップフ口ツブ７１１２、７１■，
、・・・、７１，３のクロック端子Ｃおよび制御信号■
でデータをランチするＤフリップフロツプ７１．１、７
１■８、・・・、７１８■のリセント端子Ｒに接続され
る。

以下同様に、制′４Ｂ信号■は、Ｄクリップフロノプ７
１１．、７１■，、・・・、７１８．のクロック端子Ｃ
および制御信号■でデータをラッチするＤフリップフロ
ップ７１，７、７１■６、・・・、７１．８のリセット
端子Ｒに接続される。

ここで、第７図および第８図を用いて、８ビット多重変
換回路に用いられるタイムスロット変換回路６１の動作
について説明する。

各入力チャネルｃｈ　１　ｘｃｈ　８の時系列データ・
（第８図（ａ））は、遅延回路７３■〜７３，を介して
、？れぞれＯ〜７ビットの遅延が与えられる（第８図（
ｂ））。

制御信号■は、Ｄフリップフロップ７１■、７１■８、
・・・、７１８■に各時系列データをラッチさせること
により、論理和回路７５，には入力チャネルｃｈｉの時
系列データ１１が出力される。以下同様に、制御信号■
は、Ｄフリップフ口ツブ７１Ｉ８、７１■７、・・・、
７１■に各時系列データをラッチさせることにより、論
理和回路７５１には時系列データ８−１が出力され、論
理和回路７５■には時系列データ７−２が出力され、同
様にして論理和回路７５８には時系列データ１−８が出
力される。

すなわち、各入力チャネルｃｈｉ〜ｃｈ８の時系列デー
タの１ビット目（１−１、２−１１・・・　８−１）は
、論理和回路７５１から順次出力される。以下同様に、
各入力チャネルｃｈｉ〜ｃｈ８の時系列データのｋビッ
ト目（１−ｋ、２−ｋ、・・・、’８−ｋ）は、論理和
回路７５，からｋ−１ビット遅れて順次出力される（第
８図（Ｃ））。

各論理和回路７５．〜７５，から出力される時系列デー
タ（第８図（Ｃ））は、各遅延回路７７．〜７７７を介
して、それぞれ７〜０ビットの遅延が与えられることに
より位相が合わせられ、タイムスロット変換された時系
列データ（ｃｈ　１　’〜ｃｈ　８　’　）として完成
させることができる（第８図（ｄ））。

なお、本発明のｎビット多重分離変換回路に必要なタイ
ムスロット変換回路（基本モジュール）は、以上説明し
た構成により実現することができるが、第７図に示した
回路構成および第８図に示した変換手順に限定されるも
のではない。

最後に、入力６４チャネルの８ビット多重変換回路およ
び８ビット分離変換回路について、その概略構成を第９
図に示す。

第９図において、８ビット多重変換回路のタイムスロッ
ト変換部９１は、第６図（ｂ）、第７図で示したタイム
スロット変換回路６１を基本モジュールとして、それを
８個（モジュール＃１〜＃８）用いた構成である。また
、その多重化部９３は、９個の［８：１：ｌ並／直列変
換回路９３．〜９３，を２段構成する。

したがって、タイムスロット変換部９１は、第４表に示
す各モジュールの入力端子ｉｎｌ〜ｉｎ８と入力チャネ
ルｃｈｉ〜ｃｈ６４との対応関係、および各モジュール
の出力端子ｏｕｔｌ〜ｏｕｔ８とタイムスロット変換後
のチャネルｃｈ　１　’　〜ｃｈ６４’　との対応関係
に基づいて接続することにより、入力６４チャネルの８
ビット多重変換を行うことができる。

（以下本頁余白）また、８ビット分離変換回路の分離化部９５は、９個の
（１　：　８）直／並列変換回路９５１〜９５，を２段
構成し、タイムスロット変換部９１と同様のタイムスロ
ット変換部９７を構成することにより、同様に８ビット
分離変換回路を実現することができる。

〔発明の効果〕

上述したように、本発明によれば、タイムスロット変換
回路を設けることにより、多重化ビット数あるいは入カ
チャネル数が大きく変更になった場合にも、多重化部の
速度に応じて高速動作させることができる。

また、各部を制御する制御回路の構成も簡単にすること
ができる。

さらに、入力チャネル数あるいは多重化部（分離化部）
の段数を変更した場合には、多重化ビット数に対応する
タイムスロット変換回路（基本モジュール）を追加し、
またその入出力端子とチャネルとを最適化することによ
り、容易にかつ柔軟に対応させることができる。

【図面の簡単な説明】

第１図・・・本発明の原理構成を示すブロック図。第２図・・・入力４チャネルの４ビット多重変換回路を
説明する図。第３図・・・入力８チャネルの４ビット多重変換回路を
説明する図。第４図・・・入力１６チャネルの４ビット多重変換回路
を説明する図。第５図・・・入力８チャネルの４ビット多重変換回路の
他の構成例を説明する図。第６図・・・人力８チャネルの８ビット多重変換回路を
説明する図。第７図・・・８ビット多重化に対応するタイムスロット
変換回路の一実施例構成を示すブロック図。第８図・・・タイムスロット変換回路の動作を説明する
図。第９図・・・入力６４チャネルの８ビット多重変換回路
の構成例を示すブロック図。第１０図・・・１段の並／直列変換回路により実現され
る場合の入力Ｎチャネルのｎビット多重変換回路を説明
する図。第１１図・・・複数段の並／直列変換回路により実現さ
れる場合の入力Ｎチャネルのｎビット多重変換回路を説
明する図。１０３・・・（ｎＮ：１）１　１　１、　１　１　２、　１１１１５・・・（１：ｍｎ）１１７−　ＣｎＮ：　　１）並／直列変換回路３・・・ｎビット多重変換部直／並列変換回路並／直列変換回路２１・・・タイムスロット変換回路３１、４１、５１、６１・・・タイムスロット変換部２
３・・・（４：１〕並／直列変換回路（多重化部）３３
、４３、５３、６３・・・（８：１）並／直列変換回路
（多重化部）７１・・・Ｄフリップフロップ７３・・・遅延回路７５・・・論理和回路７７・・・遅延回路９１、９７・・・タイムスロント変換回路９３・・・多
重化部９５・・・分離化部１０１・・・（１　：　ｎ）直／並列変換回路第図（ａ）ｎビット多重変換回路（入力ｎチャネル）（ｂ）ｎビット多重変換回路（入力Ｎチャネル）第図（ａ）（′ｂ）（ｅ）８ビット多重変換回路第図８ビット分離変換回路

Claims

【特許請求の範囲】

（１）ｎ（ｎは正の整数）チャネルの各入力信号をｎビ
ットごとに多重化するｎビット多重変換回路において、ｎチャネルの各入力信号のｉ番目（ｉ≦ｎ）の各ビット
をｉ番目のチャネルの出力信号とするタイムスロット入
れ換えをｎビット単位で行い、新たなｎチャネルの信号
系列に変換するタイムスロット変換回路と、この新たなｎチャネルの信号を入力し、ｎ対１の多重化
を行う多重化部とを備えたことを特徴とするｎビット多重変換回路。
（２）Ｎ（Ｎはｎの整数倍）チャネルの入力信号をｎビ
ットごとに多重化するｎビット多重変換回路において、特許請求の範囲第（１）項に記載のタイムスロット変換
回路をＮ／ｎ個有し、各タイムスロット変換回路ごとに
所定のチャネル対応をとり、それぞれのタイムスロット
入れ換えをｎビット単位で行い、新たなＮチャネルの信
号系列に変換するタイムスロット変換部と、この新たなＮチャネルの信号を入力し、Ｎ対１の多重化
を行う多重化部とを備えたことを特徴とするｎビット多重変換回路。
（３）Ｎ（Ｎはｎの整数倍）チャネルの入力信号をｎビ
ットごとに分離化するｎビット分離変換回路において、１対Ｎの分離化を行う分離化部と、特許請求の範囲第（１）項に記載のタイムスロット変換
回路をＮ／ｎ個有し、入出力を入れ換えることによりそ
の逆変換を行い、もとのＮチャネルの信号系列に変換す
るタイムスロット変換部とを備えたことを特徴とするｎ
ビット分離変換回路。