JPH01216639A - 多重化方式 - Google Patents
多重化方式Info
- Publication number
- JPH01216639A JPH01216639A JP4277488A JP4277488A JPH01216639A JP H01216639 A JPH01216639 A JP H01216639A JP 4277488 A JP4277488 A JP 4277488A JP 4277488 A JP4277488 A JP 4277488A JP H01216639 A JPH01216639 A JP H01216639A
- Authority
- JP
- Japan
- Prior art keywords
- multiplexing
- bit
- signals
- bits
- multiplex
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008707 rearrangement Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｎ本のディジタル信号を多重化する多重化方
式に関し、特にｍビット毎に多重化する多重化方式に関
する。
式に関し、特にｍビット毎に多重化する多重化方式に関
する。
第４図は従来の多重化方式の一例のブロック図、第５図
は従来例の動作を説明するためのタイムチャートである
。
は従来例の動作を説明するためのタイムチャートである
。
以下ｍ＝８の場合を考える。８ビット毎に多重化する方
式は、第４図に示すような回路構成で実現でき、広く用
いられている。第４図は２多重の場合を示している。入
力として第５図（ａ）に示す２本の信号を入力端子１．
２に与えたとすると、それらは直列・並列変換回路３．
４によって第５図（ｂ）、（Ｃ）に示すそれぞれ８ビッ
トの信号に展開され、各ビットについて多重化回路４５
で２多重されて第５図（ｄ）の信号になる。その後に並
列・直列変換回路４６によって８多重を行えば、第５図
（ｅ）のようなもとの２本の信号を８ビット毎に多重化
した信号が出力端子７に得られる。
式は、第４図に示すような回路構成で実現でき、広く用
いられている。第４図は２多重の場合を示している。入
力として第５図（ａ）に示す２本の信号を入力端子１．
２に与えたとすると、それらは直列・並列変換回路３．
４によって第５図（ｂ）、（Ｃ）に示すそれぞれ８ビッ
トの信号に展開され、各ビットについて多重化回路４５
で２多重されて第５図（ｄ）の信号になる。その後に並
列・直列変換回路４６によって８多重を行えば、第５図
（ｅ）のようなもとの２本の信号を８ビット毎に多重化
した信号が出力端子７に得られる。
上述した従来の多重化方式は、扱う信号の速度が高速に
なると回路が正確に動作しなくなることがある。直列・
並列変換回路はビット数が増加するに従い高速動作が困
難になる。たとえば、８ビットの信号から並列・直列変
換により高速信号を得ることはきわめて困難になるとい
う問題点がある。
なると回路が正確に動作しなくなることがある。直列・
並列変換回路はビット数が増加するに従い高速動作が困
難になる。たとえば、８ビットの信号から並列・直列変
換により高速信号を得ることはきわめて困難になるとい
う問題点がある。
本発明の多重化方式は、ｎ本のディジタル信号をｍ ＝
ｍ Ｉ Ｘ ｍ ２ビットづつ多重化する方式において
、入力信号のそれぞれを直列・並列変換する手段と、そ
の出力をｎ多重化する手段および並べ替える手段と、ｍ
、多重化してからｍ２多重化する手段を有することを特
徴としている。
ｍ Ｉ Ｘ ｍ ２ビットづつ多重化する方式において
、入力信号のそれぞれを直列・並列変換する手段と、そ
の出力をｎ多重化する手段および並べ替える手段と、ｍ
、多重化してからｍ２多重化する手段を有することを特
徴としている。
本発明の多重化方式は、ｍ＝ｍ１ ×ｍ２と因数分解で
きる場合には、ｍビットの並列信号から並列・直接変換
手段によって直接多重化するかわりに、ｍビットをｍｌ
ビット毎のｍ２のグループに分け、それぞれにおいてｍ
ｌ多重化し、そのあとでｍ２多重化することでｍビット
の多重化を行う、それぞれの多重化においては並列・直
列変換のビット数が小さいので、より高速動作が可能と
なる。
きる場合には、ｍビットの並列信号から並列・直接変換
手段によって直接多重化するかわりに、ｍビットをｍｌ
ビット毎のｍ２のグループに分け、それぞれにおいてｍ
ｌ多重化し、そのあとでｍ２多重化することでｍビット
の多重化を行う、それぞれの多重化においては並列・直
列変換のビット数が小さいので、より高速動作が可能と
なる。
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の実施例のブロック図、第２図は第１
図の動作を説明するためのタイムチャート、第３図は本
実施例のビット逆順を示す動作説明図である。
。第１図は本発明の実施例のブロック図、第２図は第１
図の動作を説明するためのタイムチャート、第３図は本
実施例のビット逆順を示す動作説明図である。
第２図（ａ）に示す２本の信号が入力された場合を考え
る。入力端子１．２からの入力信号はまず直列・並列変
換回路３．４によって８ビットの並列信号に変換され、
第２図（ｂ）、（Ｃ）の様になる０次に各ビット毎に２
本の信号を多重化回路５〜１２で多重化し、さらにビッ
トの並べ替えを並び替え手段１３で行う。こうして第２
図（ｄ）の信号を得る。ここで、ビット数ｍが２のべき
乗の場合には並べ替えはビット逆順に従えばよい。
る。入力端子１．２からの入力信号はまず直列・並列変
換回路３．４によって８ビットの並列信号に変換され、
第２図（ｂ）、（Ｃ）の様になる０次に各ビット毎に２
本の信号を多重化回路５〜１２で多重化し、さらにビッ
トの並べ替えを並び替え手段１３で行う。こうして第２
図（ｄ）の信号を得る。ここで、ビット数ｍが２のべき
乗の場合には並べ替えはビット逆順に従えばよい。
ただしビット逆順とは、各ビット番号の２進数表現にお
いてビットの並びを逆にすることを言う。
いてビットの並びを逆にすることを言う。
ｍ＝８の場合を第３図に示すが、たとえば、ビット番号
３は２進数で０１１であり、これをビット逆順にすると
１１０でこれは１０進数表示の６である。これに従い、
第３ビットを並べ替える。なお、ビットの並べ替えは２
本の信号の多重化の前に行ってもよい。
３は２進数で０１１であり、これをビット逆順にすると
１１０でこれは１０進数表示の６である。これに従い、
第３ビットを並べ替える。なお、ビットの並べ替えは２
本の信号の多重化の前に行ってもよい。
次に多重化を行うことになるが、８＝２Ｘ２Ｘ２なので
、ここでは２多重を多重化回路１４〜２０で３回行うこ
とができる。まず並べ替えた順番で２ビットづつ２多重
すると、第２図（ｅ）の４本の信号を得る。さらに同様
に２多重すると第２図（ｆ）の２本の信号を得る。再度
２多重すると、第２図（ｇ）の信号を得る。これはもと
の入力信号を８ビットづつ２多重したものとなっている
。
、ここでは２多重を多重化回路１４〜２０で３回行うこ
とができる。まず並べ替えた順番で２ビットづつ２多重
すると、第２図（ｅ）の４本の信号を得る。さらに同様
に２多重すると第２図（ｆ）の２本の信号を得る。再度
２多重すると、第２図（ｇ）の信号を得る。これはもと
の入力信号を８ビットづつ２多重したものとなっている
。
上述の過程において、多重化はすべて２多重であり、多
重度が小さいために高速動作が可能である。また、最初
に行う各ビット毎の多重化における多重度はここでは２
であるが、一般にはｎである。しかし動作速度は一般に
１／ｍ（ここでは１／８）となるため、高速動葎に対す
る間圧はない。
重度が小さいために高速動作が可能である。また、最初
に行う各ビット毎の多重化における多重度はここでは２
であるが、一般にはｎである。しかし動作速度は一般に
１／ｍ（ここでは１／８）となるため、高速動葎に対す
る間圧はない。
なお、ここではｍ＝８の場合を説明したが、本発明は他
のｍについても応用することができる。
のｍについても応用することができる。
°以上に述べたように本発明はｎ本のディジタル信号を
ｍ＝ｍＩ ×ｍ２ビットづつ多重化する方式において、
入力信号のそれぞれを直列・並列変換する手段と、その
出力をｎ多重化する手段および並べ替え″る手段と、ｍ
１多重化してからｍ２多重化する手段を有することによ
り高速信号についてもｍビット毎にｎ多重化することが
できるという効果がある。
ｍ＝ｍＩ ×ｍ２ビットづつ多重化する方式において、
入力信号のそれぞれを直列・並列変換する手段と、その
出力をｎ多重化する手段および並べ替え″る手段と、ｍ
１多重化してからｍ２多重化する手段を有することによ
り高速信号についてもｍビット毎にｎ多重化することが
できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明するためのタイムチャート、第３図は本
実施例のビット道順を示す動作説明図、第４図は従来の
多重化方式の一例のブロック図、第５図は従来例の動作
を説明するためのタイムチャートである。 １．２・・・入力端子、３．４・・・直列・並列変換回
路、５〜１２・・・２多重回路、１３・・・並び替え手
段、１４〜２０・・・多重化回路、２１・・・出力端子
。
図の動作を説明するためのタイムチャート、第３図は本
実施例のビット道順を示す動作説明図、第４図は従来の
多重化方式の一例のブロック図、第５図は従来例の動作
を説明するためのタイムチャートである。 １．２・・・入力端子、３．４・・・直列・並列変換回
路、５〜１２・・・２多重回路、１３・・・並び替え手
段、１４〜２０・・・多重化回路、２１・・・出力端子
。
Claims (1)
- 【特許請求の範囲】 １、ｎ本のディジタル信号をｍ＝ｍ＿１×ｍ＿２ビット
づつ多重化する方式において、入力信号のそれぞれを直
列・並列変換する手段と、その出力をｎ多重化する手段
および並べ替える手段と、ｍ＿１多重化してからｍ＿２
多重化する手段を有することを特徴とする多重化方式。 ２、ｎが２のべき上の場合に、前記並べ替えをビット逆
順に従って行うことを特徴とする請求項１記載の多重化
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4277488A JPH01216639A (ja) | 1988-02-24 | 1988-02-24 | 多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4277488A JPH01216639A (ja) | 1988-02-24 | 1988-02-24 | 多重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01216639A true JPH01216639A (ja) | 1989-08-30 |
Family
ID=12645315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4277488A Pending JPH01216639A (ja) | 1988-02-24 | 1988-02-24 | 多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01216639A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307824A (ja) * | 1991-04-04 | 1992-10-30 | Mitsubishi Electric Corp | 多重化装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199917A (ja) * | 1975-02-28 | 1976-09-03 | Nippon Electric Co | Tajukakairo |
| JPS58161545A (ja) * | 1982-03-19 | 1983-09-26 | Fujitsu Ltd | 時分割多重化回路 |
-
1988
- 1988-02-24 JP JP4277488A patent/JPH01216639A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199917A (ja) * | 1975-02-28 | 1976-09-03 | Nippon Electric Co | Tajukakairo |
| JPS58161545A (ja) * | 1982-03-19 | 1983-09-26 | Fujitsu Ltd | 時分割多重化回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307824A (ja) * | 1991-04-04 | 1992-10-30 | Mitsubishi Electric Corp | 多重化装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3010448B2 (ja) | デイジタル通信装置 | |
| JPH01216639A (ja) | 多重化方式 | |
| US5574586A (en) | Simultaneous optical compression and decompression apparatus | |
| EP1461866B1 (en) | Analog-to-digital converter and method of generating an intermediate code for an analog-to-digital converter | |
| US3656150A (en) | Code conversion system | |
| JPH01216640A (ja) | 多重化方式 | |
| JPS63196130A (ja) | 信号検出方式 | |
| JP2692476B2 (ja) | フレーム同期システム | |
| SU1264160A1 (ru) | Устройство дл вычислени систем логических функций | |
| SU1444962A1 (ru) | Преобразователь последовательно-параллельного кода в параллельный | |
| JPH02266789A (ja) | 容量拡張時間スイッチ | |
| SU604168A1 (ru) | Многоканальное устройство дл передачи информации с дельта-модул цией | |
| JPS5825713A (ja) | Ａ／ｄ変換方法 | |
| JPH02223240A (ja) | ディジタル多重信号分離方式 | |
| SU1444960A1 (ru) | Преобразователь двоичного кода в код Гре | |
| SU1193663A1 (ru) | Сумматор уплотненных кодов | |
| JPH0191396A (ja) | シフトレジスタ | |
| JPS61172460A (ja) | デ−タ転送方式 | |
| JPH02291737A (ja) | ｎビット多重分離変換回路 | |
| JPH06348458A (ja) | シリアルデータ加算器 | |
| JPH02151143A (ja) | 分離回路 | |
| JPS62286398A (ja) | タイムスロツト変換装置 | |
| JPS62152227A (ja) | コ−ド変換装置 | |
| JPS6143815A (ja) | 初期設定方式 | |
| JPS6338395A (ja) | 時分割スイツチ回路 |