JPH02223240A - ディジタル多重信号分離方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はｍビット単位でｎ多重化されたディジタル信号
を１本に分離するディジタル多重信号分離方式に関する
。

〔従来の技術〕

従来、この種のディジタル多重信号分離方式は直列・並
列変換回路１分離回路及び並列・直列変換回路を用いる
ことにより行っていた。

例えば、８ビット毎２多重化されたディジタル信号を２
本に分離する場合には、第４図に示すように、入力端子
３１から第５図（ａ）に示す８ビツト２多重の直列信号
を入力し、この信号を直列・並列変換回路３２により第
５図（ｂｌに示すように並列に分解した後、これら８個
の信号を分離回路３３に入力し、分離回路３３で第５図
（ｃｌ、　（ｄｉの如く分離する。

第５図（Ｃ１，（ｄ）の信号は各々各チャンネルの８ビ
ット信号を分離したものであるから、分離回路３３から
第１チヤンネルの信号（第５図（Ｃ））を並列・直列変
換回路３４に、第２チヤンネルの信号（第５図（ｄ））
を並列・直列変換回路３５に各々入力する。並列・直列
変換回路３４．３５は並列の８つの信号を直列８ビツト
の１つの信号に変換しく第５図（ｅ））、各チャンネル
の出力端子３６．３７に出力する。このようにして２多
重の信号を各チャンネルに分離していた。

〔発明が解決しようとする課題〕

上述した従来のディジタル多重信号分離方式にあっては
、分離すべき信号が高速になると直列・並列変換回路３
２等の回路が正確に動作しなくなる。

特にビット数の大きな信号に対しては高速動作が困難で
あった。従って従来のディジタル多重信号分離方式は高
速信号を取り扱うには、適さないという欠点があった。

本発明の目的は、上記従来の課題を解決し、高速多重化
信号をも正確に分離することができるディジタル多重信
号分離方式を提供することにある。

〔課題を解決するための手段〕

本発明のディジタル多重信号分離方式は、各チャンネル
が所定のビット数を有するディジタル多重信号を段階的
に分離していき、最終的にビット番号単位で分離する分
離手段と、分離手段でビット番号単位で分離された信号
をビット番号順に並換える並換え手段と、並換え手段で
ビット番号順に並換えられた並列信号を各チャンネル毎
の直列信号に変換する並列・直列変換手段とを備え、 前記ディジタル多重信号を各チャンネル毎に分離するこ
とを特徴とする。

〔実施例〕

本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例に係るディジタル多重信号分
離方式を実現する分離装置のプロ・ツク図である。

本装置は、８ビツトごと２多重化されたディジタル多重
信号ａを各チャンネル毎２本に高速分離する装置である
。

本装置は、入力端子１からの信号ａを順に分離していく
分離回路（分離手段）２〜８と、これらの分離回路で分
離された信号のビット番号を並換える並換え回路（並換
え手段）９と、並換え回路９からの信号を分離する分離
回路１０〜１７と、分離回路１０〜１７から出力された
並列の信号を各チャンネルに合わせて直列の信号に変換
し各チャンネルの出力端子１８．１９に出力する並列・
直列変換回路（並列・直列変換手段）　２０．２１とを
備えている。

信号ａは、８ビット毎２多重化した直列ディジタル信号
で、第２図（ａｌに示すように１チヤンネルのビット番
号１０〜１７のチャンネルと２チヤンネルのビット番号
２０〜２７のチャンネルとを有している。

分離回路２〜８は、入力した直列信号を並列な２本の直
列信号に分離する回路である。この分離方法は、第２図
（ｂ）に示すように１つおきのビット番号のビットが１
つの直列信号を形成するように行われる。また、分離回
路１０．〜，１７は各々ビット番号１０（２０）、〜、
　１７（２７）の信号を入力しビット番号１０と２０．
〜，１７と２７とに各々分離する回路である。

並換え回路９は、分離回路５〜８からの信号を入力し、
これらの信号のビット番号を並換え、並換え後のビット
番号に対応する分離回路１０．〜。

１７に各信号を出力する回路である。この並換え方法は
、ビット数ｍが２のべき乗のときには、ビット逆順に行
う。即ち、十進数のビット番号を二進数に直しこの二進
数表示を逆に並べて十進数変換する。例えば、ビット番
号１１（２１）のときには、チャンネル番号を示す十位
の数を除く一位の数をビット番号１として二進数に直す
と、００１である。

これを逆に並べて１００とし、十進数に直すと４である
。従ってビット番号ＩＯ２１）の並換え後のビット番号
は１４　（２４）となる。この並換えは、チャンネル別
に分離した後でも可能である。第３図はビット数８のビ
ット番号の並換えを示す。並列・直列変換回路２０．２
１は、分離回路ｌＯ〜１７から並列に入力した信号を各
チャンネル毎ビット番号順に直列変換して各チャンネル
の出力端子１８．１９に出力する回路である。

次に、本実施例の動作について説明する。

第２図（ａ）に示すディジタル多重信号ａが入力端子１
から分離回路２に入力すると、信号ａは、第２、図（ｂ
）に示すように信号ａ１とａ２とに分離され、信号ａｌ
＋ａ！は各々分離回路３．４に入力される。第２図（Ｃ
１に示すように、分離回路３に入力した信号ａ１は信号
ａ、とａ４に分離され、分離回路４に入力した信号ａ！
はａ、とａ６とに分離される。これらの信号ａ、〜ａｈ
は各々分離回路５〜８に入力し第２図（ｄｌに示すよう
に各々ａ、とａｌ＋ａ、とａｌｏ＋ａｌｌとａ１２＋ａ
１３とａ１４とに分離され並換え回路９に出力される。

並換え回路９には、第１図の上位〜下位に信号ａ、〜ａ
１４が並列に入力される。並換え回路９は信号ａ７〜ａ
１４のビット番号の並換えを行う、信号ａ７〜ａ、のビ
ット番号は、第２図（ｄ）に示すように、１０（２０）
、　１４（２４）、　１２（２２）、　１６（２６）、
　１１（２１）。

１５（２５）、　１３（２３）、　１７（２７）である
ので並換え回路９は並換えを行いこれらのビット番号に
対応した分離回路１０〜１７にこれらの信号を入力する
。即ち、信号ａ７を分離回路１０に、信号ａｌｌを分離
回路１４に、信号ａ９を分離回路１２に、信号ａ１゜を
分離回路１６に、信号ａ、を分離回路１１に、信号ａ、
□を分離回路１５に、信号ａ１３を分離回路１３に、信
号ａを分離回路１７に入力する。この結果、分離回路１
０〜１７には、ビット番号順に各信号が入力する。

分離回路１０〜１７は、入力した信号を分離し１チヤン
ネルの信号を並列・直列変換回路２０に、２チヤンネル
の信号を並列・直列変換回路２１に出力する。

並列・直列変換回路２０　（２１）には、第２図（ｅ）
　（（ｆ））に示すように１チヤンネル（２チヤンネル
）のビット信号がビット番号順に並列に入力するため、
並列・直列変換回路２０（２１）は、そのまま直列変換
することにより、第２図（ｇ）に示すような１チヤンネ
ル（２チヤンネル）の信号ｂ　（Ｃ）を得ることができ
る。並列・直列変換回路２０．２１は各チャンネルの信
号す、ｃを各チャンネルの出力端子１８．１９に出力す
る。

このようにして、入力端子１から入力した８ビツト２多
重のディジタル信号ａは、２チヤンネルの信号すとＣと
に完全に分離される。また、分離回路２〜８．１０〜１
７が２分離方式を採っているため、８分離方式をとる従
来のディジタル多重信号分離方式に比して分離時間が短
い。従って高速信号に対して十分に処理を行うことがで
きる。

尚、本実施例では、８ビット毎２多重化された高速信号
ａについて説明したがこれに限る趣旨ではなく、他のビ
ットを有する高速信号にも対応することができることは
明らかである。

〔発明の効果〕

以上説明したように、本発明のディジタル多重信号分離
方式は、ディジタル多重信号を段階的に分離していくた
め、ビット数が大きくとも高速に分離することができる
効果がある。また、ビット番号順に並換える手段を有し
ているため、正確に分離することができる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例に係るディジタル多重信号
分離方式を実現するための装置のブロック図、 第２図（ａ）〜ｆｇｌは、第１図の装置における信号分
離と並換えを示すタイムチャート、 第３図は、ビット番号の並換えを説明するための図、 第４図は、従来のディジタル多重信号分離方式を示すブ
ロック図、 第５図は、第４図のディジタル多重信号分離方式におけ
る信号分離のタイムチャートである。 ２〜８．１０〜１７・・・分離回路 ９・・・並換え回路 ２０、２１・・・並列・直列変換回路

Claims (1)

【特許請求の範囲】
1. （１）各チャンネルが所定のビット数を有するディジタ
   ル多重信号を段階的に分離していき、最終的にビット番
   号単位で分離する分離手段と、分離手段でビット番号単
   位で分離された信号をビット番号順に並換える並換え手
   段と、 並換え手段でビット番号順に並換えられた並列信号を各
   チャンネル毎の直列信号に変換する並列・直列変換手段
   とを備え、 前記ディジタル多重信号を各チャンネル毎に分離するこ
   とを特徴とするディジタル多重信号分離方式。