JPS58121825A - アナログ−デイジタル変換器 - Google Patents
アナログ−デイジタル変換器Info
- Publication number
- JPS58121825A JPS58121825A JP408782A JP408782A JPS58121825A JP S58121825 A JPS58121825 A JP S58121825A JP 408782 A JP408782 A JP 408782A JP 408782 A JP408782 A JP 408782A JP S58121825 A JPS58121825 A JP S58121825A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- analog
- digital
- count value
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数のアナログ入力信号を同時タイミングでデ
ィジタル信号に変換することができるアナログ−ディジ
タル変換器に関するものである。
ィジタル信号に変換することができるアナログ−ディジ
タル変換器に関するものである。
従来、ディジタル値に変換すべきアナログ信号が多数あ
る場合、第１図に示すように複数のｎチャンネル分のア
ナログ信号からなるアナログ入力信号Ａを入力切換スイ
ッチ１に入力し、その入力切換スイッチ１を例えば■の
位置にセットしてアナログ−ディジタル変換器２により
ディジタル値に変換し、ディジタル出力信号Ｂとして出
力した後、入力切換スイッチ１を次に■の位置にセット
してディジタル値に変換するというように入力切換スイ
ッチ１を順次切換えながらｎチャンネル分のアナログ入
力信号Ａを順次ディジタル信号に変換する手段を用いて
いた。
る場合、第１図に示すように複数のｎチャンネル分のア
ナログ信号からなるアナログ入力信号Ａを入力切換スイ
ッチ１に入力し、その入力切換スイッチ１を例えば■の
位置にセットしてアナログ−ディジタル変換器２により
ディジタル値に変換し、ディジタル出力信号Ｂとして出
力した後、入力切換スイッチ１を次に■の位置にセット
してディジタル値に変換するというように入力切換スイ
ッチ１を順次切換えながらｎチャンネル分のアナログ入
力信号Ａを順次ディジタル信号に変換する手段を用いて
いた。
上記従来の方式では、入力切換スイッチ１によりアナロ
グ入力信号Ａのチャンネルを１つずつ選択しながらアナ
ログ−ディジタル変換器２を時分割利用してディジタル
出力信号Ｂを得るようにし３べ−１・ でいるために、ｎチャンネル全部のアナログ信号Ａに対
応するディジタル出力信号Ｂを得るまでの変換時間が長
くかかり、まだ時分割処理、であるためにアナログ信号
へのすべてのチャンネルを同時に変換したい用途には使
用できないという欠点があった。
グ入力信号Ａのチャンネルを１つずつ選択しながらアナ
ログ−ディジタル変換器２を時分割利用してディジタル
出力信号Ｂを得るようにし３べ−１・ でいるために、ｎチャンネル全部のアナログ信号Ａに対
応するディジタル出力信号Ｂを得るまでの変換時間が長
くかかり、まだ時分割処理、であるためにアナログ信号
へのすべてのチャンネルを同時に変換したい用途には使
用できないという欠点があった。
本発明は上記のような従来の欠点を解消し、多数のチャ
ンネル数を有するアナログ入力信号を同時にディジタル
信号に高速度で変換することができるアナログ−ディジ
タル変換器を提供するものである。
ンネル数を有するアナログ入力信号を同時にディジタル
信号に高速度で変換することができるアナログ−ディジ
タル変換器を提供するものである。
本発明の一実施例を第２図を用いて説明する。
クロック発生回路３の出力であるクロック信号Ｃは計数
回路４に入力され、計数回路４はクロック信号Ｃを計数
して計数値信号りを出力するとともにクロック信号Ｃの
ある一定のパルス数を計数する毎に計数値信号りをリセ
ットして計数を再開するように動作する。ディジタル−
アナログ変換器６は計数値信号りに対応する大きさのア
ナログ−電圧信号Ｅを出力する。比較器６ではアナログ
入力信号Ｆ１ とアナログ電圧信号Ｅとを比較し、こ
の二つの信号が同一レベルとなった時に比較信号Ｇをラ
ッチ回路７に入力し、ラッチ回路７は比較信号Ｇにより
アナログ電圧信号Ｅとアナログ入力信号Ｆ１ とが同
一レベルになった時の計数値信号りを保持し、ディジタ
ル出力信号Ｈ１として出力する。
回路４に入力され、計数回路４はクロック信号Ｃを計数
して計数値信号りを出力するとともにクロック信号Ｃの
ある一定のパルス数を計数する毎に計数値信号りをリセ
ットして計数を再開するように動作する。ディジタル−
アナログ変換器６は計数値信号りに対応する大きさのア
ナログ−電圧信号Ｅを出力する。比較器６ではアナログ
入力信号Ｆ１ とアナログ電圧信号Ｅとを比較し、こ
の二つの信号が同一レベルとなった時に比較信号Ｇをラ
ッチ回路７に入力し、ラッチ回路７は比較信号Ｇにより
アナログ電圧信号Ｅとアナログ入力信号Ｆ１ とが同
一レベルになった時の計数値信号りを保持し、ディジタ
ル出力信号Ｈ１として出力する。
なお、前記比較器６とラッチ回路７の組合せはアナログ
入力信号の数と対応した数を備えている。
入力信号の数と対応した数を備えている。
上記の動作をさらに細かく第３図とともに説明する。第
３図（イ）はアナログ電圧信号Ｅとアナログ入力信号Ｆ
１ との関係を表わしたもので、アナログ電圧信号Ｅ
の電圧波形はＩのようになり、最も高い電圧値となる点
がこの変換器のフルスケール点であり、これ以上大きな
レベルはディジタル値に変換できない。このアナログ電
圧信号電圧Ｉの大きさとその直下の位置にある計数値信
号値（ロ）とは対応しており、例えば、アナログ電圧信
号電圧Ｉが・零の点では計数値信号値（ロ）は８ビツト
の構成例を挙げれば「ｏｏｏＯｏｏｏｏ」となり、アナ
口５・、ノ グミ圧信号電圧Ｉが最も高くなる点では計数値信号値（
ロ）は「１１１１１１１１」となる。
３図（イ）はアナログ電圧信号Ｅとアナログ入力信号Ｆ
１ との関係を表わしたもので、アナログ電圧信号Ｅ
の電圧波形はＩのようになり、最も高い電圧値となる点
がこの変換器のフルスケール点であり、これ以上大きな
レベルはディジタル値に変換できない。このアナログ電
圧信号電圧Ｉの大きさとその直下の位置にある計数値信
号値（ロ）とは対応しており、例えば、アナログ電圧信
号電圧Ｉが・零の点では計数値信号値（ロ）は８ビツト
の構成例を挙げれば「ｏｏｏＯｏｏｏｏ」となり、アナ
口５・、ノ グミ圧信号電圧Ｉが最も高くなる点では計数値信号値（
ロ）は「１１１１１１１１」となる。
さて、実際にアナログ入力信号Ｆ、をディジタル値に変
換する際には、アナログ入力信号電圧■とアナログ電圧
信号電圧Ｉとが比較され、この２つの信号電圧の一致す
る第３図（イ）中Ｐ点で比較信号Ｇが発生し、Ｐ点の直
下にある計数値信号値をラッチ回路７で保持し、この例
ではｒｌｏｏｌｏｏｌｌＪというディジタルコードをデ
ィジタル出力信号Ｈ１として出力することになる。
換する際には、アナログ入力信号電圧■とアナログ電圧
信号電圧Ｉとが比較され、この２つの信号電圧の一致す
る第３図（イ）中Ｐ点で比較信号Ｇが発生し、Ｐ点の直
下にある計数値信号値をラッチ回路７で保持し、この例
ではｒｌｏｏｌｏｏｌｌＪというディジタルコードをデ
ィジタル出力信号Ｈ１として出力することになる。
以上の動作は１チャンネル分のみでなく、複数チャンネ
ルについてそれぞれ比較器６とラッチ回路７で対をなし
ているブロック毎に同時に行なわれるようにしており、
このため何十、何百という多数のチャンネルのアナログ
入力信号Ｆ２・・・・・・Ｆｎに対しても比較器６とラ
ッチ回路７の対を剣士。
ルについてそれぞれ比較器６とラッチ回路７で対をなし
ているブロック毎に同時に行なわれるようにしており、
このため何十、何百という多数のチャンネルのアナログ
入力信号Ｆ２・・・・・・Ｆｎに対しても比較器６とラ
ッチ回路７の対を剣士。
何百と設けさえすれば同時にディジタル信号Ｈ２・・・
・・・Ｈｎに変換できることになる。比較器６とラッチ
回路７は一般に低価格で得られるため、チャンネル数が
増えても本発明のアナログ−ディジタル交換器のコスト
はさほど増加しない。
・・・Ｈｎに変換できることになる。比較器６とラッチ
回路７は一般に低価格で得られるため、チャンネル数が
増えても本発明のアナログ−ディジタル交換器のコスト
はさほど増加しない。
以上説明したように本発明のアナログ−ディジタル変換
器は、クロック発生回路と、計数回路と、ディジタル−
アナログ変換器と、複数の比較器と、複数のラッチ回路
を備え、前記クロック発生回路からのクロック信号を前
記計数回路で計数して計数値信号をつくり、この計数値
信号を前記ディジタル−アナログ変換器に入力してその
計数値信号に対応するアナログ電圧信号を得、このアナ
ログ電圧信号の大きさとディジタル信号に変換すべきア
ナログ入力信号とを前記比較器により比較して前記アナ
ログ電圧信号の大きさとアナログ入力信号の大きさとが
一致した時点で前記ラッチ回路を作動させて前記計数値
信号を保持するという構成をアナログ入力信号毎に備え
ることにより複数チャンネルのアナログ入力信号を同時
タイミングでディジタル信号に変換するようにしたもの
であり、これによれば従来の変換器に比べてより多数の
チャンネルをより高速にしかも同□時にすべてのチャ・
ンネルのアナログ入力信号をディジタル信号に変７
、、、。
器は、クロック発生回路と、計数回路と、ディジタル−
アナログ変換器と、複数の比較器と、複数のラッチ回路
を備え、前記クロック発生回路からのクロック信号を前
記計数回路で計数して計数値信号をつくり、この計数値
信号を前記ディジタル−アナログ変換器に入力してその
計数値信号に対応するアナログ電圧信号を得、このアナ
ログ電圧信号の大きさとディジタル信号に変換すべきア
ナログ入力信号とを前記比較器により比較して前記アナ
ログ電圧信号の大きさとアナログ入力信号の大きさとが
一致した時点で前記ラッチ回路を作動させて前記計数値
信号を保持するという構成をアナログ入力信号毎に備え
ることにより複数チャンネルのアナログ入力信号を同時
タイミングでディジタル信号に変換するようにしたもの
であり、これによれば従来の変換器に比べてより多数の
チャンネルをより高速にしかも同□時にすべてのチャ・
ンネルのアナログ入力信号をディジタル信号に変７
、、、。
換できるものであり、しかもチャンネル数が多くなるほ
ど従来の変換器で構成した場合と比べて大幅にコストを
低減できるという顕著な利点を有するものである。
ど従来の変換器で構成した場合と比べて大幅にコストを
低減できるという顕著な利点を有するものである。
第１図は従来例を示す構成図、第２図は本発明の一実施
例を示す構成図、第３図は同実施例の動作原胛の説明図
である。 ３・・・・クロック発生回路、４・・・・・・計数回路
、５・・・・・・ディジタル−アナログ変換器、６・・
・・・・比較器、７・・・・・・ラッチ回路。 代理人の氏名 弁理士 中 屋敷 男 ＦＪＪ）・１名
第１図 第２図
例を示す構成図、第３図は同実施例の動作原胛の説明図
である。 ３・・・・クロック発生回路、４・・・・・・計数回路
、５・・・・・・ディジタル−アナログ変換器、６・・
・・・・比較器、７・・・・・・ラッチ回路。 代理人の氏名 弁理士 中 屋敷 男 ＦＪＪ）・１名
第１図 第２図
Claims (1)
- クロック発生回路と、計数回路と、ディジタル−アナロ
グ変換器と、複数の比較器と、複数必ラッチ回路を備え
、前記クロック発生回路からのクロック信号を前記計数
回路で計数して計数値信号を得るとともにこの計数値信
号を前記ディジタル−アナログ変換器に入力してその計
数値信号に対応するアナログ電圧信号を得、前記アナロ
グ電圧信号の大きさとディジタル信号に変換すべきアナ
ログ入力信号とを前記比較器により比較して前記アナロ
グ電圧信号の大きさとアナログ入力信号の大きさとが一
致した時点で前記ラッチ回路により前記計数値信号を保
持するようにし、かつ前記ランチ回路と前記比較器の複
数の対で複数チャンネルのアナログ入力信号を同時タイ
ミングでディジタル信号に変換することを特徴とするア
ナログ−ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP408782A JPS58121825A (ja) | 1982-01-14 | 1982-01-14 | アナログ−デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP408782A JPS58121825A (ja) | 1982-01-14 | 1982-01-14 | アナログ−デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121825A true JPS58121825A (ja) | 1983-07-20 |
Family
ID=11574999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP408782A Pending JPS58121825A (ja) | 1982-01-14 | 1982-01-14 | アナログ−デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121825A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542505U (ja) * | 1978-09-12 | 1980-03-19 | ||
| JPS56164629A (en) * | 1980-05-21 | 1981-12-17 | Olympus Optical Co Ltd | Analog-to-digital conversion circuit |
-
1982
- 1982-01-14 JP JP408782A patent/JPS58121825A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542505U (ja) * | 1978-09-12 | 1980-03-19 | ||
| JPS56164629A (en) * | 1980-05-21 | 1981-12-17 | Olympus Optical Co Ltd | Analog-to-digital conversion circuit |
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