JPS58121826A - アナログ−デイジタル変換器 - Google Patents
アナログ−デイジタル変換器Info
- Publication number
- JPS58121826A JPS58121826A JP408882A JP408882A JPS58121826A JP S58121826 A JPS58121826 A JP S58121826A JP 408882 A JP408882 A JP 408882A JP 408882 A JP408882 A JP 408882A JP S58121826 A JPS58121826 A JP S58121826A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- analog input
- count value
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数のアナログ入力信号を同時タイミングでデ
ィジタル信号に変換することができるアナログ−ディジ
タル変換器に関する。従来、ディジタル値に変換すべき
アナログ信号が多数ある場合、第１図に示すように複数
のｎチャンネル分のアナログ信号からなるアナログ入力
信号Ａを入力切要スイッチ１に入力し、その入力切換ス
イッチ１を例えば■の位置にセットしてアナログ−ディ
ジタル変換器２によりディジタル値に変換し、ディジタ
ル出力信号Ｂとして出力した後、入力切換スイッチ１を
客に■の位置にセットしてディジタル値に変換するとい
うように入力切換スイッチ１を順次切換えながらｎチャ
ンネル分のアナログ入力信号Ａを順次ディジタル信号に
変換する手段を用いていた。
ィジタル信号に変換することができるアナログ−ディジ
タル変換器に関する。従来、ディジタル値に変換すべき
アナログ信号が多数ある場合、第１図に示すように複数
のｎチャンネル分のアナログ信号からなるアナログ入力
信号Ａを入力切要スイッチ１に入力し、その入力切換ス
イッチ１を例えば■の位置にセットしてアナログ−ディ
ジタル変換器２によりディジタル値に変換し、ディジタ
ル出力信号Ｂとして出力した後、入力切換スイッチ１を
客に■の位置にセットしてディジタル値に変換するとい
うように入力切換スイッチ１を順次切換えながらｎチャ
ンネル分のアナログ入力信号Ａを順次ディジタル信号に
変換する手段を用いていた。
上記従来の方式では、入力切換スイッチ１によりアナロ
グ入力信号Ａのチャンネルを１つずつ選択しなからアナ
ログ−ディジタル変換器２を時分割利用してディジタル
出力信号Ｂを得るようにしているために、ｎチャンネル
全部のアナログ信号Ａに対応するディジタル出力信号Ｂ
′ｆｔ得るまでの変換時間が長くかかり、また時分割処
理であるためにアナログ入力信号Ａのすべてのチャンネ
ルを同時に変換したい用途には使用できないという欠点
があった。
グ入力信号Ａのチャンネルを１つずつ選択しなからアナ
ログ−ディジタル変換器２を時分割利用してディジタル
出力信号Ｂを得るようにしているために、ｎチャンネル
全部のアナログ信号Ａに対応するディジタル出力信号Ｂ
′ｆｔ得るまでの変換時間が長くかかり、また時分割処
理であるためにアナログ入力信号Ａのすべてのチャンネ
ルを同時に変換したい用途には使用できないという欠点
があった。
本発明は上記のような従来の欠点を解消し、多数のチャ
ンネル数を有するアナログ入力信号を同時にディジタル
信号に高速度で変換することができるアナログ−ディジ
タル変換器を提供するものである。
ンネル数を有するアナログ入力信号を同時にディジタル
信号に高速度で変換することができるアナログ−ディジ
タル変換器を提供するものである。
本発明の一実施例を第２図を用いて説明する。
クロック発生回路３の出力であるクロック信号Ｃは計数
回路４と積分回路５に入力され、計数回路４はクロック
信号Ｃを計数して計数値信号りを出力すると吉もにクロ
ック信号Ｃのある一定のパルス数を計数する毎にリセッ
ト信号Ｅ゛を積分回路６に出力し、同時に計数回路４自
体の計数値信号出力りをもリセットして計数を再開する
ように動作する。積分回路５は前記リセット信号Ｅによ
シミ位零ボルトにリセットされ、クロック信号Ｃの入力
パルス数に比例した電圧を積分電圧信号Ｆとして比較器
６に出力する。比較器６ではアナログ入力信号Ｇ１と積
分電圧信号Ｆとを比較し、この二つの信号が同一レベル
となった時に比較信号Ｈをラッチ回路７に出力し、ラッ
チ回路７は比較信号Ｈによシ積分電圧信号Ｆとアナログ
入力信号Ｇ１とが同一レベルとなった時の計数値信号り
を保持し、ディジタル出力信号ｌ、として出方する。な
お、前記比較器６とラッチ回路７の組合せはアナログ入
力信号の数と対応した数を備えている。
回路４と積分回路５に入力され、計数回路４はクロック
信号Ｃを計数して計数値信号りを出力すると吉もにクロ
ック信号Ｃのある一定のパルス数を計数する毎にリセッ
ト信号Ｅ゛を積分回路６に出力し、同時に計数回路４自
体の計数値信号出力りをもリセットして計数を再開する
ように動作する。積分回路５は前記リセット信号Ｅによ
シミ位零ボルトにリセットされ、クロック信号Ｃの入力
パルス数に比例した電圧を積分電圧信号Ｆとして比較器
６に出力する。比較器６ではアナログ入力信号Ｇ１と積
分電圧信号Ｆとを比較し、この二つの信号が同一レベル
となった時に比較信号Ｈをラッチ回路７に出力し、ラッ
チ回路７は比較信号Ｈによシ積分電圧信号Ｆとアナログ
入力信号Ｇ１とが同一レベルとなった時の計数値信号り
を保持し、ディジタル出力信号ｌ、として出方する。な
お、前記比較器６とラッチ回路７の組合せはアナログ入
力信号の数と対応した数を備えている。
上記の動作をさらに細かく第３図とともに説明する。第
３図（イ）は積分電圧信号Ｆとアナログ入力信号Ｇ１と
の関係を表わしたもので、積分電圧信号Ｆの電圧波形は
Ｉのようになり、最も高い電圧値となる点がこの変換器
のフルスクール点であり、こ扛以上大きなレベルはディ
ジタル値に変換できない。この積分電圧信号電圧Ｉの大
きさとその直下の位置にある計数値信号値（ロ）とは対
応しており、例えば積分電圧信号電圧Ｉが零の点では計
数値信号値←）は８ビツトの構成例を挙げれば［０００
０００００Ｊとなシ、積分電圧信号電圧１が最も高くな
る点では計数値信号値（ロ）は［１１１１１１１１Ｊと
なる。
３図（イ）は積分電圧信号Ｆとアナログ入力信号Ｇ１と
の関係を表わしたもので、積分電圧信号Ｆの電圧波形は
Ｉのようになり、最も高い電圧値となる点がこの変換器
のフルスクール点であり、こ扛以上大きなレベルはディ
ジタル値に変換できない。この積分電圧信号電圧Ｉの大
きさとその直下の位置にある計数値信号値（ロ）とは対
応しており、例えば積分電圧信号電圧Ｉが零の点では計
数値信号値←）は８ビツトの構成例を挙げれば［０００
０００００Ｊとなシ、積分電圧信号電圧１が最も高くな
る点では計数値信号値（ロ）は［１１１１１１１１Ｊと
なる。
さて、実際にアナログ入力信号Ｇ１をディジタル値に変
換する際には、アナログ入力信号電圧にと積分電圧信号
電圧１とが比較され、この２つの信号電圧の一致する第
３図（イ）中Ｐ点で比較器６から比較信号Ｈが発生し、
Ｐ点の直下にある計数値信号値をラッチ回路７で保持し
、この例では「１００１００１１ Ｊというディジタル
コードをディジタル出力信号！、として出力することに
なる。
換する際には、アナログ入力信号電圧にと積分電圧信号
電圧１とが比較され、この２つの信号電圧の一致する第
３図（イ）中Ｐ点で比較器６から比較信号Ｈが発生し、
Ｐ点の直下にある計数値信号値をラッチ回路７で保持し
、この例では「１００１００１１ Ｊというディジタル
コードをディジタル出力信号！、として出力することに
なる。
以上の動作は１チャンネル分のみでなく、複数チャンネ
ルについてそｎぞｎ比較器６とラッチ回路７で対をなし
ているブロック毎に同時に行なわ扛るようにしており、
このため何十、何百という多数のチャンネルのアナログ
入力信号Ｇ２・川・・Ｇｎに対しても比較器６とラッチ
回路７の対を何十、何百と設けさえす扛ば同時にディジ
タル信号Ｉ２・・・・・Ｉｎに変換できることになる。
ルについてそｎぞｎ比較器６とラッチ回路７で対をなし
ているブロック毎に同時に行なわ扛るようにしており、
このため何十、何百という多数のチャンネルのアナログ
入力信号Ｇ２・川・・Ｇｎに対しても比較器６とラッチ
回路７の対を何十、何百と設けさえす扛ば同時にディジ
タル信号Ｉ２・・・・・Ｉｎに変換できることになる。
比較器６とラッチ回路７は一般に低価格で得られるため
、チャンネル数が壇えても本発明のアナログ−ディジタ
ル変換器のコストはさほど増加しない。
、チャンネル数が壇えても本発明のアナログ−ディジタ
ル変換器のコストはさほど増加しない。
以上説明したように本発明のアナログ−ディジタル変換
器は、クロック発生回路と、計数回路と、積分回路と、
複数の比較器と複数のラッチ回路を備え、前記クロック
発生回路からのクロック信号を前記計数回路で計数して
計数値信号をつくると同時に、前記クロック信号を前記
積分回路で順次積分して積分電圧信号を得、この積分電
圧信号の大きさとディジタル信号に変換すべきアナログ
入力信号とを前記比較器により比較して前記積分電圧信
号の大きさとアナログ入力信号の大きさとが一致した時
点で前記ラッチ回路を作動させて前記計数値信号を保持
するという構成をアナログ入力信号毎に備えることによ
り、複数チャンネルのアナログ入力信号を同時タイミン
グでディジタル信号に変換するようにしたものであり、
これによｎば従来の変換器に比べてより多数のチャンネ
ルをより高速にしかも同時にすべてのチャンネルのアナ
ログ入力信号をディジタル信号に変換することができる
ものであり、しかもチャンネル数が多くなるほど従来の
変換器で構成した場合と比べて大幅なコストの低減を図
ることができるという多くの利点を有している。
器は、クロック発生回路と、計数回路と、積分回路と、
複数の比較器と複数のラッチ回路を備え、前記クロック
発生回路からのクロック信号を前記計数回路で計数して
計数値信号をつくると同時に、前記クロック信号を前記
積分回路で順次積分して積分電圧信号を得、この積分電
圧信号の大きさとディジタル信号に変換すべきアナログ
入力信号とを前記比較器により比較して前記積分電圧信
号の大きさとアナログ入力信号の大きさとが一致した時
点で前記ラッチ回路を作動させて前記計数値信号を保持
するという構成をアナログ入力信号毎に備えることによ
り、複数チャンネルのアナログ入力信号を同時タイミン
グでディジタル信号に変換するようにしたものであり、
これによｎば従来の変換器に比べてより多数のチャンネ
ルをより高速にしかも同時にすべてのチャンネルのアナ
ログ入力信号をディジタル信号に変換することができる
ものであり、しかもチャンネル数が多くなるほど従来の
変換器で構成した場合と比べて大幅なコストの低減を図
ることができるという多くの利点を有している。
第１図は従来例を示す構成図、第２図は本発明の一実施
列を示す構成図、第３図は同実施例の動作原理の説明図
である。 ３・・・・・クロック発生回路、４・・・・・ 計数回
路、５・・・・・積分回路、６・・・・・・比較器、７
・・・・・ ラッチ回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
列を示す構成図、第３図は同実施例の動作原理の説明図
である。 ３・・・・・クロック発生回路、４・・・・・ 計数回
路、５・・・・・積分回路、６・・・・・・比較器、７
・・・・・ ラッチ回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- クロック発生＠路と、計数回路と、積分回路と、複数の
比較器と、複数のラッチ回路を備え、前記クロック発生
回路からのクロック信号を前記計数回路で計数して計数
値信号をつくると同時に前記クロック信号を前記積分回
路で順次積分して積分電圧信号を得、この積分電圧信号
の大きさとディジタル信号に変換すべきアナログ入力信
号とを前記比較器により比較して前記積分電圧信号の大
きさとアナログ入力信号の大きさとが一致した時点で前
記ラッチ回路により前記計数値信号を保持するようにし
、かつ前記ラッチ回路と前記比較器の複数の対で複数チ
ャンネルのアナログ入力信号を同時タイミングでディジ
タル信号に変換することを特徴とするアナログ−ディジ
ダル変換器。。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP408882A JPS58121826A (ja) | 1982-01-14 | 1982-01-14 | アナログ−デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP408882A JPS58121826A (ja) | 1982-01-14 | 1982-01-14 | アナログ−デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121826A true JPS58121826A (ja) | 1983-07-20 |
Family
ID=11575029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP408882A Pending JPS58121826A (ja) | 1982-01-14 | 1982-01-14 | アナログ−デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121826A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232751A (ja) * | 1992-12-08 | 1994-08-19 | Sony Tektronix Corp | アナログ・デジタル変換回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542505U (ja) * | 1978-09-12 | 1980-03-19 | ||
| JPS56164629A (en) * | 1980-05-21 | 1981-12-17 | Olympus Optical Co Ltd | Analog-to-digital conversion circuit |
-
1982
- 1982-01-14 JP JP408882A patent/JPS58121826A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542505U (ja) * | 1978-09-12 | 1980-03-19 | ||
| JPS56164629A (en) * | 1980-05-21 | 1981-12-17 | Olympus Optical Co Ltd | Analog-to-digital conversion circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232751A (ja) * | 1992-12-08 | 1994-08-19 | Sony Tektronix Corp | アナログ・デジタル変換回路 |
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