JPS61109325A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS61109325A JPS61109325A JP23206384A JP23206384A JPS61109325A JP S61109325 A JPS61109325 A JP S61109325A JP 23206384 A JP23206384 A JP 23206384A JP 23206384 A JP23206384 A JP 23206384A JP S61109325 A JPS61109325 A JP S61109325A
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- JP
- Japan
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- analog
- conversion
- voltage
- integrating
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、Ａ／Ｄ変換器に関し、特には、積分型のＡ／
Ｄ変換器に関する。
Ｄ変換器に関する。
〈従来の技術〉
第３図は従来例の積分型のＡ／Ｄ変換器のブロック図で
あり、第４図はそのタイムチャートである。
あり、第４図はそのタイムチャートである。
これらの図面において、Ａは人力アナログ電圧をサンプ
リングして積分出力する積分手段であり、この積分手段
Ａは増幅器１と、アナログスイッチ回路２と、積分器３
とから構成される。４は積分器３の出力を比較電圧と比
較するアナログコンパレータ、５は入力端子８からのク
ロックパルスとアナログコンパレータ４の出力との論理
積をとるＡＮＤ回路、６はデジタルカウンタである。
リングして積分出力する積分手段であり、この積分手段
Ａは増幅器１と、アナログスイッチ回路２と、積分器３
とから構成される。４は積分器３の出力を比較電圧と比
較するアナログコンパレータ、５は入力端子８からのク
ロックパルスとアナログコンパレータ４の出力との論理
積をとるＡＮＤ回路、６はデジタルカウンタである。
入力端子７からは、第４図（Ｃ）に示されるアナログ入
力が与えられ、増幅器１を介してアナログスイッチ回路
２に与えられる。アナログスイッチ回路２は、増幅器１
と積分器３との接続の開閉を行なう第１アナログスイツ
チ２ａと、基準電圧■と積分器３との接続の開閉を行な
う第２アナログスイツチ２ ｂとから成り、第１アナロ
グヌイツヂ２ａ？こけ第４図（Δ）に示される制御信号
Ｓが与えられ、第２アナログスイツチ２ｂには第４図（
Ｂ）に示される制御信号Ｓ”が与えられる。第１．第２
アナログスイツヂ２ ａ、 ２ ｂは、制御信号Ｓ、Ｓ
’がハイレベルのときにＯＮとなり、ローレベルのとき
にＯＦＦとなる。
力が与えられ、増幅器１を介してアナログスイッチ回路
２に与えられる。アナログスイッチ回路２は、増幅器１
と積分器３との接続の開閉を行なう第１アナログスイツ
チ２ａと、基準電圧■と積分器３との接続の開閉を行な
う第２アナログスイツチ２ ｂとから成り、第１アナロ
グヌイツヂ２ａ？こけ第４図（Δ）に示される制御信号
Ｓが与えられ、第２アナログスイツチ２ｂには第４図（
Ｂ）に示される制御信号Ｓ”が与えられる。第１．第２
アナログスイツヂ２ ａ、 ２ ｂは、制御信号Ｓ、Ｓ
’がハイレベルのときにＯＮとなり、ローレベルのとき
にＯＦＦとなる。
このような従来例のＡ／Ｄ変換器において、制御信号Ｓ
がハイレベルになると、入力端子７がらの入力アナログ
電圧がサンプルボールドされ、積分器３の積分コンデン
ザｃ１．：電荷が蓄えられる。
がハイレベルになると、入力端子７がらの入力アナログ
電圧がサンプルボールドされ、積分器３の積分コンデン
ザｃ１．：電荷が蓄えられる。
次に制御信号Ｓがローレベルとなるとともに、制御信号
Ｓ′がハイレベルになると、積分器３は第４図（Ｄ）に
示されるように放電を開始し、積分器３の出力がアナロ
グコンパレータ４の比較電圧であるＯＶに達するまでの
期間ｔにわたってアナログコンパレータ４の出力は第４
図（Ｆ）に示されるようにハイレベルとなり、ＡＮＤ回
路５でクロックパルスとの論理積がとられ、デジタルカ
ウンタ６でＡＮＤ回路５の出力を計測してアナログ入力
端子に対応したデジタル値が得られる。なお、第４図（
Ｅ）には、反転されたアナログ入力が破線で示されてい
る。
Ｓ′がハイレベルになると、積分器３は第４図（Ｄ）に
示されるように放電を開始し、積分器３の出力がアナロ
グコンパレータ４の比較電圧であるＯＶに達するまでの
期間ｔにわたってアナログコンパレータ４の出力は第４
図（Ｆ）に示されるようにハイレベルとなり、ＡＮＤ回
路５でクロックパルスとの論理積がとられ、デジタルカ
ウンタ６でＡＮＤ回路５の出力を計測してアナログ入力
端子に対応したデジタル値が得られる。なお、第４図（
Ｅ）には、反転されたアナログ入力が破線で示されてい
る。
このように、アナログ入力電圧に応じた電荷を積分器３
のコンデンサＣに蓄え、このときの電荷を一定の割合で
放電したとき、積分器３出力が比較電圧になるまでの時
間を計測して入力電圧の値をデジタル値に変換する従来
例のＡ／Ｄ変換器においては、変換を高速で行なうには
、入力端子８からのクロックパルスの周波数を非常に高
くしなければならない。例えば、アナログ信号を１６ビ
ソトのデジタル信号に変換する場合には、カウント数は
最大２＋６＝６５５３６必要となる。このため、１回の
Ａ／Ｄ変換を２０μｓｅｃで行なうたわにはクロックの
周波数を３ＧＨｚ以」二にしなければならす、また、逆
にクロックパルスの周波数を５０Ｍ Ｈｚにすると１回
のＡ／Ｄ変換に１．３ｍ５ｅｃも −かかっ
てしまうという難点がある。
のコンデンサＣに蓄え、このときの電荷を一定の割合で
放電したとき、積分器３出力が比較電圧になるまでの時
間を計測して入力電圧の値をデジタル値に変換する従来
例のＡ／Ｄ変換器においては、変換を高速で行なうには
、入力端子８からのクロックパルスの周波数を非常に高
くしなければならない。例えば、アナログ信号を１６ビ
ソトのデジタル信号に変換する場合には、カウント数は
最大２＋６＝６５５３６必要となる。このため、１回の
Ａ／Ｄ変換を２０μｓｅｃで行なうたわにはクロックの
周波数を３ＧＨｚ以」二にしなければならす、また、逆
にクロックパルスの周波数を５０Ｍ Ｈｚにすると１回
のＡ／Ｄ変換に１．３ｍ５ｅｃも −かかっ
てしまうという難点がある。
〈発明の目的〉
３一
本発明は、上述の点に鑑みて成されたものであって、Ａ
／Ｄ変換器における変換の高速化を図ることを目的とす
る。
／Ｄ変換器における変換の高速化を図ることを目的とす
る。
〈発明の構成〉
本発明では、」二連の目的を達成するために、入力アナ
ログ電圧をサンプリングして積分出力する第１積分手段
およびこれの積分出力をサンプリングして積分出力する
第２積分手段と、第１．第２比較電圧をそれぞれ有し、
かつ、第１．第２積分手段の各出力電圧が第１．第２比
較電圧に一致するときに第１．第２一致信号をそれぞれ
出力する第１．第２比較手段と、前記サンプリング時刻
から第１．第２比較手段の第１．第２一致信号が出力さ
れるまでの時間をそれぞれパルス計測する第１゜第２パ
ルス計測手段と、第１．第２パルス計測手段からの第１
．第２計測パルス数を入力アナログ電圧のＡ／Ｄ変換出
力の上位ビットおよび下位ビット情報としてそれぞれ蓄
える第１．第２シフトレジスタ手段とを備えている。
ログ電圧をサンプリングして積分出力する第１積分手段
およびこれの積分出力をサンプリングして積分出力する
第２積分手段と、第１．第２比較電圧をそれぞれ有し、
かつ、第１．第２積分手段の各出力電圧が第１．第２比
較電圧に一致するときに第１．第２一致信号をそれぞれ
出力する第１．第２比較手段と、前記サンプリング時刻
から第１．第２比較手段の第１．第２一致信号が出力さ
れるまでの時間をそれぞれパルス計測する第１゜第２パ
ルス計測手段と、第１．第２パルス計測手段からの第１
．第２計測パルス数を入力アナログ電圧のＡ／Ｄ変換出
力の上位ビットおよび下位ビット情報としてそれぞれ蓄
える第１．第２シフトレジスタ手段とを備えている。
〈実施例〉
以下、図面によって本発明の実施例について詳細に説明
する。第１図は本発明の一実施例のブロック図であり、
第２図はタイムヂャートである。この実施例では、８ビ
ツトのＡ／Ｄ変換を行なった場合について説明する。
する。第１図は本発明の一実施例のブロック図であり、
第２図はタイムヂャートである。この実施例では、８ビ
ツトのＡ／Ｄ変換を行なった場合について説明する。
本発明のＡ／Ｄ変換器は、入力端子ｌＯからの入力アナ
ログ電圧をサンプリングして積分出力する第１積分手段
ＩＩおよびこれの積分出力をサンプリングして積分出力
する第２積分手段Ｉ２と、第１．第２比較電圧Ｖｌ、Ｖ
２をそれぞれ有し、かつ、第１．第２積分手段］ １，
１２の各出力電圧が第１．第２比較電圧Ｖｌ、Ｖ２に一
致するときに第１、第２一致信号をそれぞれ出力する第
１．第２比較手段としての第１．第２アナログコンパレ
ータ１３．１４と、前記サンプリング時刻から第１．第
２比較手段１３．１４の第１．第２一致信号が出力され
るまでの時間をそれぞれパルス計測する第１゜第２パル
ス計測手段１５．１６と、第１．第２パルス計測手段１
５．１６からの第１．第２計測パルス数を入力アナログ
電圧のＡ／Ｄ変換出力の上位ビットおよび下位ビット情
報としてそれぞれ蓄える第１．第２シフトレジスタ手段
としての第１．第２シフトレジスタＩ ７．＋ ８とを
備える。
ログ電圧をサンプリングして積分出力する第１積分手段
ＩＩおよびこれの積分出力をサンプリングして積分出力
する第２積分手段Ｉ２と、第１．第２比較電圧Ｖｌ、Ｖ
２をそれぞれ有し、かつ、第１．第２積分手段］ １，
１２の各出力電圧が第１．第２比較電圧Ｖｌ、Ｖ２に一
致するときに第１、第２一致信号をそれぞれ出力する第
１．第２比較手段としての第１．第２アナログコンパレ
ータ１３．１４と、前記サンプリング時刻から第１．第
２比較手段１３．１４の第１．第２一致信号が出力され
るまでの時間をそれぞれパルス計測する第１゜第２パル
ス計測手段１５．１６と、第１．第２パルス計測手段１
５．１６からの第１．第２計測パルス数を入力アナログ
電圧のＡ／Ｄ変換出力の上位ビットおよび下位ビット情
報としてそれぞれ蓄える第１．第２シフトレジスタ手段
としての第１．第２シフトレジスタＩ ７．＋ ８とを
備える。
第１積分手段１１は、基本的には、増幅器２０と、２つ
のアナログスイッチ回路２１ａ、２１ｂと、積分器２４
とから成る。この第１積分手段ＩＩの制御信号端子２２
．２３には、第２図（Ａ）（Ｂ）に示される制御信号Ｓ
ｌ、Ｓ２がそれぞれ与えられ、これによって、アナログ
スイッチ回路２１ａ、２１ｂのＯＮ１０ Ｆ Ｆが制御
される。すなわち、アナログスイッチ回路２１ａ、２１
ｂは、制御信号Ｓｌ。
のアナログスイッチ回路２１ａ、２１ｂと、積分器２４
とから成る。この第１積分手段ＩＩの制御信号端子２２
．２３には、第２図（Ａ）（Ｂ）に示される制御信号Ｓ
ｌ、Ｓ２がそれぞれ与えられ、これによって、アナログ
スイッチ回路２１ａ、２１ｂのＯＮ１０ Ｆ Ｆが制御
される。すなわち、アナログスイッチ回路２１ａ、２１
ｂは、制御信号Ｓｌ。
Ｓ２がハイレベルのときＯＮとなり、制御信号Ｓ１、Ｓ
２がローレベルのときにＯＦＦとなる。
２がローレベルのときにＯＦＦとなる。
第２積分手段Ｉ２は、積分器２７と、２つのアナログス
イッチ回路２８ａ、２８ｂと、積分器２９とから成る。
イッチ回路２８ａ、２８ｂと、積分器２９とから成る。
この第２積分手段１２の制御信号端子３４．３５には第
２図（Ｃ）（Ｄ ）に示される制御信号Ｓ３．Ｓ４がそ
れぞれ与えられ、アナログスイッチ回路２８ａ、２８ｂ
の０Ｎ１０Ｆ’Ｆが制御される。
２図（Ｃ）（Ｄ ）に示される制御信号Ｓ３．Ｓ４がそ
れぞれ与えられ、アナログスイッチ回路２８ａ、２８ｂ
の０Ｎ１０Ｆ’Ｆが制御される。
第１．第２パルス計測手段１５．１６は、ＡＮＤ回路３
０．３２と、デジタルカウンタ３］、３３とからそれぞ
れ構成される。
０．３２と、デジタルカウンタ３］、３３とからそれぞ
れ構成される。
次に上記構成を有するＡ／Ｄ変換器の動作について説明
する。まず、アナログスイッチ回路２１ａがＯＮすると
、入力端子１０からの第２図（Ｅ）に示される入力アナ
ログ電圧がサンプルホールドされ積分器２４の積分コン
デンサＣＩに蓄えられる。
する。まず、アナログスイッチ回路２１ａがＯＮすると
、入力端子１０からの第２図（Ｅ）に示される入力アナ
ログ電圧がサンプルホールドされ積分器２４の積分コン
デンサＣＩに蓄えられる。
次に、アナログスイッチ回路２１ａがＯＦＦになるとと
もに、アナログスイッチ回路２１ｂがＯＮになると、積
分コンデンサＣＩは、端子２５の基準電圧ｖ３により一
定の割合で放電し、積分器２４の出力は、第４図（Ｆ）
に示されるように第１アナログコンパレータ１３の比較
電圧Ｖｌに近づいていく。
もに、アナログスイッチ回路２１ｂがＯＮになると、積
分コンデンサＣＩは、端子２５の基準電圧ｖ３により一
定の割合で放電し、積分器２４の出力は、第４図（Ｆ）
に示されるように第１アナログコンパレータ１３の比較
電圧Ｖｌに近づいていく。
積分器２４の出力が比較電圧Ｖ１に近づいていく間、す
なわち、期間Ｔにおいて、第１アナログコンパレータ１
３の出力は、ハイレベルとなり、入力端子２Ｇからの第
２図（Ｊ）に示されるクロックバルスとの論理積がとら
れ、デジタルカウンタ３１によって、第２図（Ｌ）に示
されるように上位４ビツトについてのカウントが成され
る。つまり、サンプリング時刻ｔ１から第１アナログコ
ンパレータＩ３の第１一致信号としてのローレベルの信
号が出力されるまでの期間Ｔにわたってデジタルカウン
タ３１によってパルス計測がなされることになる。
なわち、期間Ｔにおいて、第１アナログコンパレータ１
３の出力は、ハイレベルとなり、入力端子２Ｇからの第
２図（Ｊ）に示されるクロックバルスとの論理積がとら
れ、デジタルカウンタ３１によって、第２図（Ｌ）に示
されるように上位４ビツトについてのカウントが成され
る。つまり、サンプリング時刻ｔ１から第１アナログコ
ンパレータＩ３の第１一致信号としてのローレベルの信
号が出力されるまでの期間Ｔにわたってデジタルカウン
タ３１によってパルス計測がなされることになる。
積分器２４の出力が比較電圧ｖ１になったときには、第
１アナログコンパレータ１３は反転してＯＦＦとなり、
デジタルカウンタ３１のカウントが停止する。この後、
上位４ビツトは、シフトレジスタ１７に蓄えられる。
１アナログコンパレータ１３は反転してＯＦＦとなり、
デジタルカウンタ３１のカウントが停止する。この後、
上位４ビツトは、シフトレジスタ１７に蓄えられる。
その後、第１積分手段１１の積分出力は、増幅回路３６
で逆極性とされて第２積分手段１２に与えられる。この
第２積分手段１２では、第１積分手段１１と同様の処理
が成される。すなイつち、アナログスイッチ回路２８ａ
がＯＮすると、第１積分手段１１の出力がサンプルホー
ルドされ積分器２９の積分コンデンサＣ２に蓄えられる
。
で逆極性とされて第２積分手段１２に与えられる。この
第２積分手段１２では、第１積分手段１１と同様の処理
が成される。すなイつち、アナログスイッチ回路２８ａ
がＯＮすると、第１積分手段１１の出力がサンプルホー
ルドされ積分器２９の積分コンデンサＣ２に蓄えられる
。
次に、アナログスイッチ回路２８ａがＯＦＦになるとと
もに、アナログスイッチ回路２８ｂがＯＮになると、積
分コンデンサＣ２は、端子３７の基準電圧ｖ４により一
定の割合で放電し、積分器２９の出力は、第４図（Ｈ）
に示されるように第２アナログコンパレータ１４の比較
電圧Ｖ ２ （Ｖ ２二〇Ｖ）に近づいていく。
もに、アナログスイッチ回路２８ｂがＯＮになると、積
分コンデンサＣ２は、端子３７の基準電圧ｖ４により一
定の割合で放電し、積分器２９の出力は、第４図（Ｈ）
に示されるように第２アナログコンパレータ１４の比較
電圧Ｖ ２ （Ｖ ２二〇Ｖ）に近づいていく。
積分器２９の出力が比較電圧Ｖ２に近づいていく間、す
なわち、期間Ｔ°において、第２アナログコンパレータ
１４の出力は、ハイレベルとなり、入力端子３８からの
第２図（Ｋ）に示されるクロックパルスとの論理積がと
られ、デジタルカウンタ３３によって、第２図（Ｍ）で
示されるように下位４ビツトについてのカウントが成さ
れる。つまり、サンプリング時刻ｔ２から第２アナログ
コンパレータＩ４の第２一致信号としてのローレベルの
信号が出力されるまでの期間Ｔ′にわたってデジタルカ
ウンタ３３によってパルス計測がなされることになる。
なわち、期間Ｔ°において、第２アナログコンパレータ
１４の出力は、ハイレベルとなり、入力端子３８からの
第２図（Ｋ）に示されるクロックパルスとの論理積がと
られ、デジタルカウンタ３３によって、第２図（Ｍ）で
示されるように下位４ビツトについてのカウントが成さ
れる。つまり、サンプリング時刻ｔ２から第２アナログ
コンパレータＩ４の第２一致信号としてのローレベルの
信号が出力されるまでの期間Ｔ′にわたってデジタルカ
ウンタ３３によってパルス計測がなされることになる。
積分器２９の出力が比較電圧Ｖ２になったときには、第
２アナログコンパレータ１４は反転してＯＦＦとなり、
デジタルカウンタ３３のカウントが停止する。この後、
下位４ビツトは、シフトレジスタＩ８に蓄えられる。
２アナログコンパレータ１４は反転してＯＦＦとなり、
デジタルカウンタ３３のカウントが停止する。この後、
下位４ビツトは、シフトレジスタＩ８に蓄えられる。
デジタルカウンタ３１，３３は、上位４ビツト、下位４
ビツトの情報をシフトレジスタ１７．１８に蓄えた後、
入力端子３９からの第２図（Ｎ）に示されるリセットパ
ルスによってリセットされる。
ビツトの情報をシフトレジスタ１７．１８に蓄えた後、
入力端子３９からの第２図（Ｎ）に示されるリセットパ
ルスによってリセットされる。
また、上位４ビツトと下位４ビツトの生成に時間的ずれ
があるために、シフトレジスタ１９によって同期をとり
、出力端子ｆｌ−ｆ８に８ビツトのデジタル値が出力さ
れる。なお、第２図（Ｇ）および第２図（Ｉ）は反転さ
れたアナログ入力が破線で示されており、第２図（０）
には入力端子４０からのシフトパルスが示されている。
があるために、シフトレジスタ１９によって同期をとり
、出力端子ｆｌ−ｆ８に８ビツトのデジタル値が出力さ
れる。なお、第２図（Ｇ）および第２図（Ｉ）は反転さ
れたアナログ入力が破線で示されており、第２図（０）
には入力端子４０からのシフトパルスが示されている。
このように、本発明のＡ／Ｄ変換器では、８ビツトのＡ
／Ｄ変換を上位４ビツトと下位４ビツトに分割して並列
的に行なうので、従来例のＡ／Ｄ変換器に比べて変換の
高速化を図ることが可能となる。
／Ｄ変換を上位４ビツトと下位４ビツトに分割して並列
的に行なうので、従来例のＡ／Ｄ変換器に比べて変換の
高速化を図ることが可能となる。
また、本発明のＡ／Ｄ変換器において、ｎピッ）・のＡ
／Ｄ変換をｍ分割で行なった場合には、最大カウント数
は、２のｎ７ｍ乗であるのに対して、従来例のＡ／Ｄ変
換器では２のｎ乗であることから、２の（ｎ／ｍＸＩ−
ｍ）乗分少なくなる。例えば、１６ビツトで４分割の場
合には、従来例のＡ／Ｄ変換器では、最大カウント数は
、２”＝６５５３６であるが、本発明のＡ／Ｄ変換器で
は、２４−１６となり、約４．０００分の１となる。し
たかって、本発明のＡ／Ｄ変換器で１６ビツトのＡ／Ｄ
変換を２０μｓｅｃで行なうためには、クロックパルス
の周波数は８００ｋＨｚ程度でよく、このため、Ａ／Ｄ
変換器の設計が容易となる。
／Ｄ変換をｍ分割で行なった場合には、最大カウント数
は、２のｎ７ｍ乗であるのに対して、従来例のＡ／Ｄ変
換器では２のｎ乗であることから、２の（ｎ／ｍＸＩ−
ｍ）乗分少なくなる。例えば、１６ビツトで４分割の場
合には、従来例のＡ／Ｄ変換器では、最大カウント数は
、２”＝６５５３６であるが、本発明のＡ／Ｄ変換器で
は、２４−１６となり、約４．０００分の１となる。し
たかって、本発明のＡ／Ｄ変換器で１６ビツトのＡ／Ｄ
変換を２０μｓｅｃで行なうためには、クロックパルス
の周波数は８００ｋＨｚ程度でよく、このため、Ａ／Ｄ
変換器の設計が容易となる。
上述の実施例では、８ビツトのＡ／Ｄ変換を２分割で行
なった場合を示したけれども、本発明は８ビツトのＡ／
Ｄ変換を２分割で行なう場合にに限るものでなく、例え
ば１６ビツトのＡ／Ｄ変換を４分割で行なう場合等にも
適用できるのはもち １ろんである。
なった場合を示したけれども、本発明は８ビツトのＡ／
Ｄ変換を２分割で行なう場合にに限るものでなく、例え
ば１６ビツトのＡ／Ｄ変換を４分割で行なう場合等にも
適用できるのはもち １ろんである。
〈発明の効果〉
以上のように本発明によれば、入力アナログ電圧をサン
プリングして積分出力する第１積分手段およびこれのの
出力をサンプリングして積分出力する第２積分手段と、
第１．第２比較電圧をそれぞれ有し、かつ、第１．第２
積分手段の各出力電圧が第１．第２比較電圧に一致する
ときに第１．第２一致信号をそれぞれ出力する第１．第
２比較手段と、前記サンプリング時刻から第１．第２比
較手段の第１．第２一致信号が出力されるまでの時間を
それぞれパルス計測する第１．第２パルス計測手段と、
第１．第２パルス計測手段からの第１゜第２計測パルス
数を入力アナログ電圧のＡ／Ｄ変換出力の上位ビットお
よび下位ビット情報としてそれぞれ蓄える第１．第２シ
フトレジスタ手段とを有し、所定ビットのＡ／Ｄ変換を
並列的に行なうので、Ａ／Ｄ変換の高速化を図ることが
可能となる。
プリングして積分出力する第１積分手段およびこれのの
出力をサンプリングして積分出力する第２積分手段と、
第１．第２比較電圧をそれぞれ有し、かつ、第１．第２
積分手段の各出力電圧が第１．第２比較電圧に一致する
ときに第１．第２一致信号をそれぞれ出力する第１．第
２比較手段と、前記サンプリング時刻から第１．第２比
較手段の第１．第２一致信号が出力されるまでの時間を
それぞれパルス計測する第１．第２パルス計測手段と、
第１．第２パルス計測手段からの第１゜第２計測パルス
数を入力アナログ電圧のＡ／Ｄ変換出力の上位ビットお
よび下位ビット情報としてそれぞれ蓄える第１．第２シ
フトレジスタ手段とを有し、所定ビットのＡ／Ｄ変換を
並列的に行なうので、Ａ／Ｄ変換の高速化を図ることが
可能となる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作説明に供するタイムチャート、第３図は従来例
のブロック図、第４図は第３図の動作説明に供するタイ
ムチャートである。 １１．１２・・・第１．第２積分手段、１３．１４・・
・第１５第２アナログコンパレータ、１５．１６・・・
第１、第２パルス計測手段、１７．１８・・・第１．第
２シフトレジスタ手段。
図の動作説明に供するタイムチャート、第３図は従来例
のブロック図、第４図は第３図の動作説明に供するタイ
ムチャートである。 １１．１２・・・第１．第２積分手段、１３．１４・・
・第１５第２アナログコンパレータ、１５．１６・・・
第１、第２パルス計測手段、１７．１８・・・第１．第
２シフトレジスタ手段。
Claims (1)
- （１）入力アナログ電圧をサンプリングして積分出力す
る第１積分手段およびこれの積分出力をサンプリングし
て積分出力する第２積分手段と、第１、第２比較電圧を
それぞれ有し、かつ、第１、第２積分手段の各出力電圧
が第１、第２比較電圧に一致するときに第１、第２一致
信号をそれぞれ出力する第１、第２比較手段と、 前記サンプリング時刻から第１、第２比較手段の第１、
第２一致信号が出力されるまでの時間をそれぞれパルス
計測する第１、第２パルス計測手段と、 第１、第２パルス計測手段からの第１、第２計測パルス
数を入力アナログ電圧のＡ／Ｄ変換出力の上位ビットお
よび下位ビット情報としてそれぞれ蓄える第１、第２シ
フトレジスタ手段とを含むことを特徴とするＡ／Ｄ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23206384A JPS61109325A (ja) | 1984-11-02 | 1984-11-02 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23206384A JPS61109325A (ja) | 1984-11-02 | 1984-11-02 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61109325A true JPS61109325A (ja) | 1986-05-27 |
Family
ID=16933394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23206384A Pending JPS61109325A (ja) | 1984-11-02 | 1984-11-02 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61109325A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0226418A (ja) * | 1988-07-15 | 1990-01-29 | Sanyo Electric Co Ltd | 二重積分型ａ／ｄ変換回路 |
| JP5719461B1 (ja) * | 2014-03-27 | 2015-05-20 | 日本電信電話株式会社 | コヒーレント光通信用増幅器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817728A (ja) * | 1981-07-24 | 1983-02-02 | Hitachi Ltd | 複合型アナログ・デイジタル変換器 |
| JPS5838031A (ja) * | 1981-08-28 | 1983-03-05 | Hitachi Ltd | 循環型アナログ・デイジタル変換器 |
-
1984
- 1984-11-02 JP JP23206384A patent/JPS61109325A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817728A (ja) * | 1981-07-24 | 1983-02-02 | Hitachi Ltd | 複合型アナログ・デイジタル変換器 |
| JPS5838031A (ja) * | 1981-08-28 | 1983-03-05 | Hitachi Ltd | 循環型アナログ・デイジタル変換器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0226418A (ja) * | 1988-07-15 | 1990-01-29 | Sanyo Electric Co Ltd | 二重積分型ａ／ｄ変換回路 |
| JP5719461B1 (ja) * | 2014-03-27 | 2015-05-20 | 日本電信電話株式会社 | コヒーレント光通信用増幅器 |
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