JPH06232751A - アナログ・デジタル変換回路 - Google Patents
アナログ・デジタル変換回路Info
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- JPH06232751A JPH06232751A JP5340534A JP34053493A JPH06232751A JP H06232751 A JPH06232751 A JP H06232751A JP 5340534 A JP5340534 A JP 5340534A JP 34053493 A JP34053493 A JP 34053493A JP H06232751 A JPH06232751 A JP H06232751A
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- JP
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- signal
- output
- analog
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】多チャンネルのアナログ信号を高速に処理可能
で構成の簡単なアナログ・デジタル変換回路を提供する
こと。 【構成】クロック信号を順次カウントするカウンタ２０
と、複数のアナログ入力信号を夫々受ける複数のアナロ
グ・デジタル変換セル１０と、該複数のアナログ・デジ
タル変換セルから選択的に出力されるデジタル出力を受
け、上記アナログ入力信号に対応するデジタル値に変換
する変換手段３０とを具える。 これら複数のアナログ
・デジタル変換セルの各々は、アナログ入力信号に比例
した電荷を充電し、上記クロック信号の発生毎に上記電
荷を漸次放電し、所定レベルまで放電した時に制御信号
を発生する漸次放電回路１１〜１６と、上記制御信号に
応じて上記カウンタのカウント値を保持するレジスタ１
７と、選択信号に応じて上記レジスタの内容を上記デジ
タル出力として出力する出力手段１８とを含む。
で構成の簡単なアナログ・デジタル変換回路を提供する
こと。 【構成】クロック信号を順次カウントするカウンタ２０
と、複数のアナログ入力信号を夫々受ける複数のアナロ
グ・デジタル変換セル１０と、該複数のアナログ・デジ
タル変換セルから選択的に出力されるデジタル出力を受
け、上記アナログ入力信号に対応するデジタル値に変換
する変換手段３０とを具える。 これら複数のアナログ
・デジタル変換セルの各々は、アナログ入力信号に比例
した電荷を充電し、上記クロック信号の発生毎に上記電
荷を漸次放電し、所定レベルまで放電した時に制御信号
を発生する漸次放電回路１１〜１６と、上記制御信号に
応じて上記カウンタのカウント値を保持するレジスタ１
７と、選択信号に応じて上記レジスタの内容を上記デジ
タル出力として出力する出力手段１８とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ・デジタル変
換回路に関する。
換回路に関する。
【０００２】
【従来技術】図５は、従来のスイッチング・キャパシタ
型アナログ・デジタル変換器のブロック図である。アナ
ログ入力信号が、ホールド信号ＨＯＬＤが高レベルの
時、スイッチ１を介してシュミット・トリガ回路２の入
力端に供給される。第２スイッチ３は、制御信号ＣＫ１
が高レベルの時、シュミット・トリガ回路２の入力端と
キャパシタＣＡＰ２の一端とを接続する。第３スイッチ
４は、制御信号ＣＫ２が高レベルの時、キャパシタＣＡ
Ｐ２の他端を接地する。別のキャパシタＣＡＰ１がシュ
ミット・トリガ回路２の入力端と接地端との間に接続さ
れている。
型アナログ・デジタル変換器のブロック図である。アナ
ログ入力信号が、ホールド信号ＨＯＬＤが高レベルの
時、スイッチ１を介してシュミット・トリガ回路２の入
力端に供給される。第２スイッチ３は、制御信号ＣＫ１
が高レベルの時、シュミット・トリガ回路２の入力端と
キャパシタＣＡＰ２の一端とを接続する。第３スイッチ
４は、制御信号ＣＫ２が高レベルの時、キャパシタＣＡ
Ｐ２の他端を接地する。別のキャパシタＣＡＰ１がシュ
ミット・トリガ回路２の入力端と接地端との間に接続さ
れている。
【０００３】シュミット・トリガ回路２の出力信号／Ｅ
ＯＣ（Not End Of Conversion）は、アンド・ゲート５
の一方の入力となり、このゲートの他方の入力は信号Ｃ
Ｋ２である。このアンド・ゲートの出力ＣＫは、カウン
タ６のクロック入力端に供給される。カウンタ６は、Ｒ
ＥＳＥＴ入力端を有し、デジタル出力を発生し、ＲＯＭ
でルック・アップ・テーブルＬＵＴ７に供給する。ＬＵ
Ｔ７は、／ＥＯＣ信号が低レベルでアナログ・デジタル
変換処理が完了した時にカウンタ６からのデジタル出力
に応じてアナログ入力信号に対応したデジタル値を発生
する。
ＯＣ（Not End Of Conversion）は、アンド・ゲート５
の一方の入力となり、このゲートの他方の入力は信号Ｃ
Ｋ２である。このアンド・ゲートの出力ＣＫは、カウン
タ６のクロック入力端に供給される。カウンタ６は、Ｒ
ＥＳＥＴ入力端を有し、デジタル出力を発生し、ＲＯＭ
でルック・アップ・テーブルＬＵＴ７に供給する。ＬＵ
Ｔ７は、／ＥＯＣ信号が低レベルでアナログ・デジタル
変換処理が完了した時にカウンタ６からのデジタル出力
に応じてアナログ入力信号に対応したデジタル値を発生
する。
【０００４】図６は、図５の回路の動作を説明するため
のタイミング図である。ＨＯＬＤ、ＲＥＳＥＴ、ＣＫ２
の各信号は最初全て同時に高レベルとなる。ＨＯＬＤ信
号が高レベルになると、アナログ入力信号がシュミット
・トリガ回路２の入力端及びキャパシタＣＡＰ１に供給
され、高レベルのＲＥＳＥＴ信号がカウンタ６に供給さ
れる。高レベルのＣＫ２信号によりスイッチ４がオンと
なり、キャパシタＣＡＰ２の一端が接地される。よっ
て、この時点でキャパシタＣＡＰ１は入力信号により充
電され、キャパシタＣＡＰ２は放電され、カウンタ６は
リセットされる。カウンタ６がリセットされてから、／
ＥＯＣ信号が高レベルになる。高レベルの／ＥＯＣ信号
と高レベルのＣＫ２信号によりアンド・ゲートの出力信
号ＣＫは高レベルとなる。信号ＣＫが高レベルとなる期
間は、ＣＫ２信号の高レベルの期間中である。
のタイミング図である。ＨＯＬＤ、ＲＥＳＥＴ、ＣＫ２
の各信号は最初全て同時に高レベルとなる。ＨＯＬＤ信
号が高レベルになると、アナログ入力信号がシュミット
・トリガ回路２の入力端及びキャパシタＣＡＰ１に供給
され、高レベルのＲＥＳＥＴ信号がカウンタ６に供給さ
れる。高レベルのＣＫ２信号によりスイッチ４がオンと
なり、キャパシタＣＡＰ２の一端が接地される。よっ
て、この時点でキャパシタＣＡＰ１は入力信号により充
電され、キャパシタＣＡＰ２は放電され、カウンタ６は
リセットされる。カウンタ６がリセットされてから、／
ＥＯＣ信号が高レベルになる。高レベルの／ＥＯＣ信号
と高レベルのＣＫ２信号によりアンド・ゲートの出力信
号ＣＫは高レベルとなる。信号ＣＫが高レベルとなる期
間は、ＣＫ２信号の高レベルの期間中である。
【０００５】上述の動作後、ＨＯＬＤ、ＲＥＳＥＴ及び
ＣＫ２の各信号が低レベル状態に変化すると、スイッチ
１及びスイッチ４が遮断状態となり、カウンタ６はカウ
ント動作を開始する。その後、ＣＫ１信号が高レベルと
なると、スイッチ３が導通し、キャパシタＣＡＰ１及び
ＣＡＰ２が相互接続される。キャパシタＣＡＰ２の容量
は、キャパシタＣＡＰ１よりもかなり小さいので、キャ
パシタＣＡＰ２は、キャパシタＣＡＰ１の元の電位と略
同じ値まで充電され、一方キャパシタＣＡＰ１の放電量
は僅かである。ＣＫ１信号が低レベルになると、スイッ
チ３が遮断されて両キャパシタ間が遮断される。次にＣ
Ｋ２信号が高レベルになった時、キャパシタＣＡＰ２は
放電され、その後このような動作サイクルが繰り返され
ることになる。キャパシタＣＡＰ２が充放電する毎にキ
ャパシタＣＡＰ１の電荷が減少することになる。しか
し、キャパシタＣＡＰ１の電位がシュミット・トリガ回
路２のトリガ・レベルを超えている間は、シュミット・
トリガ回路２の出力信号／ＥＯＣは、高レベルに維持さ
れ、アンド・ゲート５はイネーブル状態に維持される。
このアンド・ゲート５がイネーブル状態の間は、出力ク
ロック信号ＣＫを発生し、このクロック信号ＣＫがカウ
ンタ６にカウントされる。
ＣＫ２の各信号が低レベル状態に変化すると、スイッチ
１及びスイッチ４が遮断状態となり、カウンタ６はカウ
ント動作を開始する。その後、ＣＫ１信号が高レベルと
なると、スイッチ３が導通し、キャパシタＣＡＰ１及び
ＣＡＰ２が相互接続される。キャパシタＣＡＰ２の容量
は、キャパシタＣＡＰ１よりもかなり小さいので、キャ
パシタＣＡＰ２は、キャパシタＣＡＰ１の元の電位と略
同じ値まで充電され、一方キャパシタＣＡＰ１の放電量
は僅かである。ＣＫ１信号が低レベルになると、スイッ
チ３が遮断されて両キャパシタ間が遮断される。次にＣ
Ｋ２信号が高レベルになった時、キャパシタＣＡＰ２は
放電され、その後このような動作サイクルが繰り返され
ることになる。キャパシタＣＡＰ２が充放電する毎にキ
ャパシタＣＡＰ１の電荷が減少することになる。しか
し、キャパシタＣＡＰ１の電位がシュミット・トリガ回
路２のトリガ・レベルを超えている間は、シュミット・
トリガ回路２の出力信号／ＥＯＣは、高レベルに維持さ
れ、アンド・ゲート５はイネーブル状態に維持される。
このアンド・ゲート５がイネーブル状態の間は、出力ク
ロック信号ＣＫを発生し、このクロック信号ＣＫがカウ
ンタ６にカウントされる。
【０００６】／ＥＯＣ信号が低レベルに変化した時のカ
ウンタ６の最終カウント値は、非線形であるが入力信号
の電圧値と単調な関係にある。／ＥＯＣ信号の低レベル
状態は、ＬＵＴ７の読出しイネーブル信号として作用
し、カウンタ６の最終カウント値によりアドレスされた
デジタル値が読み出され、ＨＯＬＤ信号によりサンプリ
ングされた時の入力信号の電圧値に比例するデジタル値
が出力される。このＬＵＴ７に格納されるデジタル値
は、当業者には周知の如く、全ての範囲にわたり最初に
校正されている。
ウンタ６の最終カウント値は、非線形であるが入力信号
の電圧値と単調な関係にある。／ＥＯＣ信号の低レベル
状態は、ＬＵＴ７の読出しイネーブル信号として作用
し、カウンタ６の最終カウント値によりアドレスされた
デジタル値が読み出され、ＨＯＬＤ信号によりサンプリ
ングされた時の入力信号の電圧値に比例するデジタル値
が出力される。このＬＵＴ７に格納されるデジタル値
は、当業者には周知の如く、全ての範囲にわたり最初に
校正されている。
【０００７】
【発明が解決しようとする課題】図５に示したスイッチ
ング・キャパシタを用いた回路では、かなり多数のクロ
ック信号ＣＫ１、ＣＫ２及びＣＫの発生をすることが回
路動作上要求されるので、応答速度は比較的遅く、迅速
なアナログ・デジタル変換処理が要求される場合には適
切な方法とは言えない。また、このような回路を多数使
用して多チャンネルの信号を処理しようとすると、回路
構成も大規模なものとなる。
ング・キャパシタを用いた回路では、かなり多数のクロ
ック信号ＣＫ１、ＣＫ２及びＣＫの発生をすることが回
路動作上要求されるので、応答速度は比較的遅く、迅速
なアナログ・デジタル変換処理が要求される場合には適
切な方法とは言えない。また、このような回路を多数使
用して多チャンネルの信号を処理しようとすると、回路
構成も大規模なものとなる。
【０００８】サックス（Saxe）等の米国特許第５１４４
５２５号”Analog Acquisition Systen Including a Hi
gh Speed Timing Generator”（対応日本出願：特開平
４−３０５９００号）は、高速のアナログ・サンプリン
グ・システムを開示している。このシステムでは、一連
のアナログ捕捉セルに、入力信号のアナログ・サンプリ
ングを高速に繰り返し捕捉可能である。これらの捕捉セ
ルの内容は、ＦＩＳＯ（Fast-In Slow-Out）システムと
して機能するアナログ・メモリ・セル配列により順次転
送される。このようなシステムでは、多数のアナログ・
サンプルを高速に処理出来るアナログ・デジタル変換回
路が必要となる。
５２５号”Analog Acquisition Systen Including a Hi
gh Speed Timing Generator”（対応日本出願：特開平
４−３０５９００号）は、高速のアナログ・サンプリン
グ・システムを開示している。このシステムでは、一連
のアナログ捕捉セルに、入力信号のアナログ・サンプリ
ングを高速に繰り返し捕捉可能である。これらの捕捉セ
ルの内容は、ＦＩＳＯ（Fast-In Slow-Out）システムと
して機能するアナログ・メモリ・セル配列により順次転
送される。このようなシステムでは、多数のアナログ・
サンプルを高速に処理出来るアナログ・デジタル変換回
路が必要となる。
【０００９】よって、本発明の目的は、多チャンネルの
アナログ信号を高速に処理可能で且つ構成の簡単なアナ
ログ・デジタル変換回路を提供することである。
アナログ信号を高速に処理可能で且つ構成の簡単なアナ
ログ・デジタル変換回路を提供することである。
【００１０】
【課題を解決する為の手段】本発明のアナログ・デジタ
ル変換回路は、クロック信号を順次カウントするカウン
タと、複数のアナログ入力信号を夫々受ける複数のアナ
ログ・デジタル変換セルと、該複数のアナログ・デジタ
ル変換セルから選択的に出力されるデジタル出力を受
け、上記アナログ入力信号に対応するデジタル値に変換
する変換手段とを具える。 これら複数のアナログ・デ
ジタル変換セルの各々は、アナログ入力信号に比例した
電荷を充電し、上記クロック信号の発生毎に上記電荷を
漸次放電し、所定レベルまで放電した時に制御信号を発
生する漸次放電回路と、上記制御信号に応じて上記カウ
ンタのカウント値を保持するレジスタと、選択信号に応
じて上記レジスタの内容を上記デジタル出力として出力
する出力手段とを含むことを特徴とする。
ル変換回路は、クロック信号を順次カウントするカウン
タと、複数のアナログ入力信号を夫々受ける複数のアナ
ログ・デジタル変換セルと、該複数のアナログ・デジタ
ル変換セルから選択的に出力されるデジタル出力を受
け、上記アナログ入力信号に対応するデジタル値に変換
する変換手段とを具える。 これら複数のアナログ・デ
ジタル変換セルの各々は、アナログ入力信号に比例した
電荷を充電し、上記クロック信号の発生毎に上記電荷を
漸次放電し、所定レベルまで放電した時に制御信号を発
生する漸次放電回路と、上記制御信号に応じて上記カウ
ンタのカウント値を保持するレジスタと、選択信号に応
じて上記レジスタの内容を上記デジタル出力として出力
する出力手段とを含むことを特徴とする。
【００１１】
【実施例】図１は、本発明に係る好適実施例の回路を示
すブロック図である。この回路は、複数のスイッチング
・キャパシタ型アナログ・デジタル変換セル１０を並列
に構成し、処理の高速化を図ったものである。
すブロック図である。この回路は、複数のスイッチング
・キャパシタ型アナログ・デジタル変換セル１０を並列
に構成し、処理の高速化を図ったものである。
【００１２】各スイッチング・キャパシタ型アナログ・
デジタル変換セル１０は、第１スイッチ１１、第２スイ
ッチ１２及び第３スイッチ１３を含み、これらのスイッ
チは、従来の回路と同様に夫々ＨＯＬＤ、ＣＫ１及びＣ
Ｋ２の信号により制御される。各セル１０は、更に２つ
のキャパシタＣＡＰ１x１４及びＣＡＰ２x１５を含んで
いる。ここで、添字の「x」は、特定のセルの参照番号
を表し、セル１〜セルＮまでのＮ個のセルがある。これ
らのセル内のスイッチ及びキャパシタは、従来例で説明
したものと全く同じ構成であり、シュミット・トリガ回
路１６の入力端に接続されている。これらスイッチ及び
キャパシタの回路は、以下の説明では総合的に「漸次放
電回路」と呼ぶことがある。
デジタル変換セル１０は、第１スイッチ１１、第２スイ
ッチ１２及び第３スイッチ１３を含み、これらのスイッ
チは、従来の回路と同様に夫々ＨＯＬＤ、ＣＫ１及びＣ
Ｋ２の信号により制御される。各セル１０は、更に２つ
のキャパシタＣＡＰ１x１４及びＣＡＰ２x１５を含んで
いる。ここで、添字の「x」は、特定のセルの参照番号
を表し、セル１〜セルＮまでのＮ個のセルがある。これ
らのセル内のスイッチ及びキャパシタは、従来例で説明
したものと全く同じ構成であり、シュミット・トリガ回
路１６の入力端に接続されている。これらスイッチ及び
キャパシタの回路は、以下の説明では総合的に「漸次放
電回路」と呼ぶことがある。
【００１３】従来の回路とは異なり、本発明のセル１０
のシュミット・トリガ回路１６の出力ＡＣＴＩＶＥxは
トラック・ホールド・レジスタＲＥＧx１７のトラック
・ホールド入力端に供給される。このレジスタＲＥＧx
１７は、トラック・ホールド入力が低レベルに変化した
時のデータ入力端のｍビットのデジタル・カウント値を
蓄積する。このレジスタＲＥＧx１７のｍビットの出力
は、マルチプレクサＭＵＸx１８によりモニタされる。
このマルチプレクサ１８は、ｋビットのアドレス信号Ａ
ＤＤＲにより自身のセル１０が選択された時、その出力
端からｍビットの出力を発生する。
のシュミット・トリガ回路１６の出力ＡＣＴＩＶＥxは
トラック・ホールド・レジスタＲＥＧx１７のトラック
・ホールド入力端に供給される。このレジスタＲＥＧx
１７は、トラック・ホールド入力が低レベルに変化した
時のデータ入力端のｍビットのデジタル・カウント値を
蓄積する。このレジスタＲＥＧx１７のｍビットの出力
は、マルチプレクサＭＵＸx１８によりモニタされる。
このマルチプレクサ１８は、ｋビットのアドレス信号Ａ
ＤＤＲにより自身のセル１０が選択された時、その出力
端からｍビットの出力を発生する。
【００１４】レジスタＲＥＧ1〜ＲＥＧNのデータ入力端
のカウント値は、カウンタ２０の出力である。カウンタ
２０は、アンド・ゲート２１の出力クロック信号ＣＫを
カウントする。アンド・ゲート２１は、一方の入力端の
オア・ゲート２２の出力が高レベルの時に、他方の入力
端のクロック信号ＣＫ２を出力端に通過させる。このオ
ア・ゲート２２の出力は、／ＥＯＣ（Not End Of Conve
rsion）信号である。オア・ゲート２２は、カウンタ２
０のｍビットの出力カウント値の全てをモニタし、その
入力カウント値が０でない時に／ＥＯＣ出力信号を高レ
ベルに維持する。カウンタ２０がカウント・アップ又は
カウント・ダウンしてカウント値のデータが全て０とな
ると、オア・ゲート２２の出力信号／ＥＯＣは低レベル
となる。この低レベルの／ＥＯＣ信号によりアンド・ゲ
ート２１がディセーブル状態となりＣＫ２クロック・パ
ルスは遮断され、ＣＫクロック・パルスは発生しなくな
る。カウンタ２０のロード入力端ＬＯＡＤが高レベルと
なると、初期値ＩＮＩＴがカウンタ２０にプリロードさ
れる。
のカウント値は、カウンタ２０の出力である。カウンタ
２０は、アンド・ゲート２１の出力クロック信号ＣＫを
カウントする。アンド・ゲート２１は、一方の入力端の
オア・ゲート２２の出力が高レベルの時に、他方の入力
端のクロック信号ＣＫ２を出力端に通過させる。このオ
ア・ゲート２２の出力は、／ＥＯＣ（Not End Of Conve
rsion）信号である。オア・ゲート２２は、カウンタ２
０のｍビットの出力カウント値の全てをモニタし、その
入力カウント値が０でない時に／ＥＯＣ出力信号を高レ
ベルに維持する。カウンタ２０がカウント・アップ又は
カウント・ダウンしてカウント値のデータが全て０とな
ると、オア・ゲート２２の出力信号／ＥＯＣは低レベル
となる。この低レベルの／ＥＯＣ信号によりアンド・ゲ
ート２１がディセーブル状態となりＣＫ２クロック・パ
ルスは遮断され、ＣＫクロック・パルスは発生しなくな
る。カウンタ２０のロード入力端ＬＯＡＤが高レベルと
なると、初期値ＩＮＩＴがカウンタ２０にプリロードさ
れる。
【００１５】図１の回路の動作を図２のタイミング波形
図を参照しながら説明する。ＬＯＡＤ信号が高レベルと
なると、ＩＮＩＴ（初期値データ）がカウンタ２０にロ
ードされる。カウンタ２０のカウント出力ＣＯＵＮＴが
ゼロでない限りオア・ゲート２２は／ＥＯＣ出力信号を
高レベルに維持し、この時点でＬＯＡＤ及びＨＯＬＤの
両信号も高レベルとなる。ＨＯＬＤ信号が高レベルとな
ると、各セル１０内のスイッチ１１が閉じてアナログ入
力信号ＩＮxがキャパシタＣＡＰ１xに充電される。一般
に、このキャパシタＣＡＰ１xの電圧は、シュミット・
トリガ回路１６の閾値レベル（トリガ・レベル）より高
くなっているので、シュミット・トリガ回路１６の出力
ＡＣＴＩＶＥxも高レベルになる。これにより、トラッ
ク・ホールド・レジスタＲＥＧxがトラック・モード動
作となる。
図を参照しながら説明する。ＬＯＡＤ信号が高レベルと
なると、ＩＮＩＴ（初期値データ）がカウンタ２０にロ
ードされる。カウンタ２０のカウント出力ＣＯＵＮＴが
ゼロでない限りオア・ゲート２２は／ＥＯＣ出力信号を
高レベルに維持し、この時点でＬＯＡＤ及びＨＯＬＤの
両信号も高レベルとなる。ＨＯＬＤ信号が高レベルとな
ると、各セル１０内のスイッチ１１が閉じてアナログ入
力信号ＩＮxがキャパシタＣＡＰ１xに充電される。一般
に、このキャパシタＣＡＰ１xの電圧は、シュミット・
トリガ回路１６の閾値レベル（トリガ・レベル）より高
くなっているので、シュミット・トリガ回路１６の出力
ＡＣＴＩＶＥxも高レベルになる。これにより、トラッ
ク・ホールド・レジスタＲＥＧxがトラック・モード動
作となる。
【００１６】クロック信号ＣＫ２の最初のパルスによっ
てスイッチ１３が閉じてキャパシタＣＡＰ２xの電荷が
接地端に放電される。このクロックＣＫ２の最初のパル
スと同時にクロックＣＫも高レベルに立ち上がる。クロ
ックＣＫの各パルスはカウンタ２０でカウントされ、カ
ウント値ＣＯＵＮＴが順次変化していく。クロックＣＫ
１に高レベルのパルスが順次供給される毎にキャパシタ
ＣＡＰ２xがキャパシタＣＡＰ１xに接続され、キャパシ
タＣＡＰ１xに残っている電荷が減少する。別のクロッ
クＣＫ２は、クロックＣＫ１の２つのパルスの間で発生
し、キャパシタＣＡＰ２xを接地端に放電する。更に、
クロック信号ＣＫのパルスは、クロックＣＫ２のパルス
と同時に発生するので、キャパシタＣＡＰ２xの放電の
各時点毎にカウント値ＣＯＵＮＴがインクリメント（又
はデクリメント）される。
てスイッチ１３が閉じてキャパシタＣＡＰ２xの電荷が
接地端に放電される。このクロックＣＫ２の最初のパル
スと同時にクロックＣＫも高レベルに立ち上がる。クロ
ックＣＫの各パルスはカウンタ２０でカウントされ、カ
ウント値ＣＯＵＮＴが順次変化していく。クロックＣＫ
１に高レベルのパルスが順次供給される毎にキャパシタ
ＣＡＰ２xがキャパシタＣＡＰ１xに接続され、キャパシ
タＣＡＰ１xに残っている電荷が減少する。別のクロッ
クＣＫ２は、クロックＣＫ１の２つのパルスの間で発生
し、キャパシタＣＡＰ２xを接地端に放電する。更に、
クロック信号ＣＫのパルスは、クロックＣＫ２のパルス
と同時に発生するので、キャパシタＣＡＰ２xの放電の
各時点毎にカウント値ＣＯＵＮＴがインクリメント（又
はデクリメント）される。
【００１７】ところで、各キャパシタＣＡＰ１xの電圧
がシュミット・トリガ回路１６の閾値レベルより低くな
ると、出力信号ＡＣＴＩＶＥxが低レベルとなる。この
ＡＣＴＩＶＥx信号が低レベルへ変化する毎に、トラッ
ク・ホールド・レジスタＲＥＧx１７の動作がトラック
・モードからホールド・モードに変化する。このモード
変化の時点で最終のカウント値がレジスタ１７に蓄積さ
れている。上述のように、カウント値がゼロに達する
と、オア・ゲート２２の出力が低レベルとなり、アンド
・ゲート２１がディセーブルされる。カウンタ２０の初
期値ＩＮＩＴは、十分大きな値とすることにより、カウ
ント値ＣＯＵＮＴがゼロ（最終カウント値）になる前に
全てのセルのレジスタ１７がトラック・モードからホー
ルド・モードに確実に切り換わるようにする。
がシュミット・トリガ回路１６の閾値レベルより低くな
ると、出力信号ＡＣＴＩＶＥxが低レベルとなる。この
ＡＣＴＩＶＥx信号が低レベルへ変化する毎に、トラッ
ク・ホールド・レジスタＲＥＧx１７の動作がトラック
・モードからホールド・モードに変化する。このモード
変化の時点で最終のカウント値がレジスタ１７に蓄積さ
れている。上述のように、カウント値がゼロに達する
と、オア・ゲート２２の出力が低レベルとなり、アンド
・ゲート２１がディセーブルされる。カウンタ２０の初
期値ＩＮＩＴは、十分大きな値とすることにより、カウ
ント値ＣＯＵＮＴがゼロ（最終カウント値）になる前に
全てのセルのレジスタ１７がトラック・モードからホー
ルド・モードに確実に切り換わるようにする。
【００１８】その後、マルチプレクサＭＵＸx１８がア
ドレスされてレジスタＲＥＧxに蓄積されていたカウン
ト値が読み出され、デジタル出力データＤＩＧ．ＯＵＴ
が生成される。このデジタル出力データは、ルック・ア
ップ・テーブルＬＵＴ３０によりアナログ入力信号の値
を表すデジタル値に変換される。このデジタル値は、Ｈ
ＯＬＤ信号が高レベルから低レベルに変化した時点の入
力端ＩＮ1〜ＩＮNの入力信号の値を表している。図１に
おいて、第１番目から第Ｎ番目までのＮ個のセル１０
は、連続的な時間関係で順次読出し動作をすることによ
り、１つのセルが読出し中に別のセルがアナログ・デジ
タル変換処理を実行するように制御することも出来る。
ドレスされてレジスタＲＥＧxに蓄積されていたカウン
ト値が読み出され、デジタル出力データＤＩＧ．ＯＵＴ
が生成される。このデジタル出力データは、ルック・ア
ップ・テーブルＬＵＴ３０によりアナログ入力信号の値
を表すデジタル値に変換される。このデジタル値は、Ｈ
ＯＬＤ信号が高レベルから低レベルに変化した時点の入
力端ＩＮ1〜ＩＮNの入力信号の値を表している。図１に
おいて、第１番目から第Ｎ番目までのＮ個のセル１０
は、連続的な時間関係で順次読出し動作をすることによ
り、１つのセルが読出し中に別のセルがアナログ・デジ
タル変換処理を実行するように制御することも出来る。
【００１９】図３は、本発明の他の実施例の構成を示す
ブロック図である。この図３の実施例が上述の図１の実
施例と異なる点は、ＥＯＣ（End Of Conversion）信号
の発生の方法とカウンタ２０の制御方法である。カウン
タ２０は、クロックＣＫ２を直接カウントし、リセット
信号ＲＥＳＥＴによりオール・ゼロにリセットされる。
ＥＯＣ信号は、セル１０からのＡＣＴＩＶＥx信号によ
って出力される。キャパシタＣＡＰ１x１４の電圧がシ
ュミット・トリガ回路１６の閾値より高い間は、ＡＣＴ
ＩＶＥxの高レベル状態により、スイッチ１９は閉じた
状態に維持される。スイッチ１９の何れか１つが閉じる
とＥＯＣ信号線は接地される。ＡＣＴＩＶＥx信号の全
てが低レベルに変化すると、プル・アップ抵抗器Ｒの電
流の流れる経路が無くなるので、ＲＯＣ信号の電圧は電
源ＶDDの値になる。よって、ＥＯＣ信号は、最後のＡＣ
ＴＩＶＥx信号が低レベルに変化した時に高レベルに変
化するので、全体的な機能はノア・ゲートに類似してい
る。
ブロック図である。この図３の実施例が上述の図１の実
施例と異なる点は、ＥＯＣ（End Of Conversion）信号
の発生の方法とカウンタ２０の制御方法である。カウン
タ２０は、クロックＣＫ２を直接カウントし、リセット
信号ＲＥＳＥＴによりオール・ゼロにリセットされる。
ＥＯＣ信号は、セル１０からのＡＣＴＩＶＥx信号によ
って出力される。キャパシタＣＡＰ１x１４の電圧がシ
ュミット・トリガ回路１６の閾値より高い間は、ＡＣＴ
ＩＶＥxの高レベル状態により、スイッチ１９は閉じた
状態に維持される。スイッチ１９の何れか１つが閉じる
とＥＯＣ信号線は接地される。ＡＣＴＩＶＥx信号の全
てが低レベルに変化すると、プル・アップ抵抗器Ｒの電
流の流れる経路が無くなるので、ＲＯＣ信号の電圧は電
源ＶDDの値になる。よって、ＥＯＣ信号は、最後のＡＣ
ＴＩＶＥx信号が低レベルに変化した時に高レベルに変
化するので、全体的な機能はノア・ゲートに類似してい
る。
【００２０】図１の実施例と比較して、図３の実施例の
利点は、変換処理に要するクロック・サイクル数が固定
しておらず、変換すべきアナログ入力信号の何れかの最
大電圧レベルに依存していることである。従って、アナ
ログ入力信号の最大レベルが低い時には、変換処理時間
が短縮されることになる。
利点は、変換処理に要するクロック・サイクル数が固定
しておらず、変換すべきアナログ入力信号の何れかの最
大電圧レベルに依存していることである。従って、アナ
ログ入力信号の最大レベルが低い時には、変換処理時間
が短縮されることになる。
【００２１】以上本発明の好適実施例について説明した
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。例えば、ルック・アップ・テーブルＬＵ
Ｔ３０は、デジタル出力ＤＩＧ．ＯＵＴの非線形データ
を線形データに変換する別の手段に置換しても良い。同
様に、上述の漸次放電回路１１〜１６と異なる構成の回
路を使用しても良い。
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。例えば、ルック・アップ・テーブルＬＵ
Ｔ３０は、デジタル出力ＤＩＧ．ＯＵＴの非線形データ
を線形データに変換する別の手段に置換しても良い。同
様に、上述の漸次放電回路１１〜１６と異なる構成の回
路を使用しても良い。
【００２２】
【発明の効果】本発明のアナログ・デジタル変換回路で
は、複数のアナログ・デジタル変換セルに対して１個の
カウンタを共通使用し、且つ各セルのデジタル出力も選
択的に共通の変換手段で処理する構成を採用することに
より回路を簡単化することが出来ると共に、複数チャン
ネルの信号を略同時にアナログ・デジタル変換処理する
ので、大量のデータを高速に処理することが可能とな
る。
は、複数のアナログ・デジタル変換セルに対して１個の
カウンタを共通使用し、且つ各セルのデジタル出力も選
択的に共通の変換手段で処理する構成を採用することに
より回路を簡単化することが出来ると共に、複数チャン
ネルの信号を略同時にアナログ・デジタル変換処理する
ので、大量のデータを高速に処理することが可能とな
る。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】図１の回路の動作を説明するためのタイミング
波形図である。
波形図である。
【図３】本発明の他の実施例の構成を示す回路図であ
る。
る。
【図４】図３の回路の動作を説明するためのタイミング
波形図である。
波形図である。
【図５】従来の回路例の構成を示す回路図である。
【図６】図５の回路の動作を説明するためのタイミング
波形図である。
波形図である。
１０ アナログ・デジタル変換セル １１、１２、１３、１４、１５及び１６ 漸次放電回路 １７ レジスタ １８ 選択出力手段（マルチプレクサ） ２０ カウンタ ３０ 変換手段（ルック・アップ・テーブル）
Claims (1)
- 【請求項１】 クロック信号を順次カウントするカウン
タと、 複数のアナログ入力信号を夫々受ける複数のアナログ・
デジタル変換セルと、 該複数のアナログ・デジタル変換セルから選択的に出力
されるデジタル出力を受け、上記アナログ入力信号に対
応するデジタル値に変換する変換手段とを具え、 上記複数のアナログ・デジタル変換セルの各々は、 アナログ入力信号に比例した電荷を充電し、上記クロッ
ク信号の発生毎に上記電荷を漸次放電し、所定レベルま
で放電した時に制御信号を発生する漸次放電回路と、 上記制御信号に応じて上記カウンタのカウント値を保持
するレジスタと、 選択信号に応じて上記レジスタの内容を上記デジタル出
力として出力する選択出力手段とを含むことを特徴とす
るアナログ・デジタル変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/986,827 US5298902A (en) | 1992-12-08 | 1992-12-08 | Analog-to-digital converter employing multiple parallel switching capacitor circuits |
| US986827 | 1992-12-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232751A true JPH06232751A (ja) | 1994-08-19 |
Family
ID=25532787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5340534A Pending JPH06232751A (ja) | 1992-12-08 | 1993-12-08 | アナログ・デジタル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5298902A (ja) |
| JP (1) | JPH06232751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08122413A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体集積回路及びそのテスト方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450082A (en) * | 1993-11-29 | 1995-09-12 | Caterpillar Inc. | Single multi-purpose input for different types of sensors with data edge conditioning circuit or ADC to provide digital output |
| US5638072A (en) * | 1994-12-07 | 1997-06-10 | Sipex Corporation | Multiple channel analog to digital converter |
| KR100265379B1 (ko) * | 1997-11-05 | 2000-09-15 | 윤종용 | 지자계 편향 자동 보정 장치 |
| US6177901B1 (en) | 1999-02-03 | 2001-01-23 | Li Pan | High accuracy, high speed, low power analog-to-digital conversion method and circuit |
| US20030228860A1 (en) * | 2002-06-06 | 2003-12-11 | Chewnpu Jou | Integrated radio-frequency receiver |
| US6606049B1 (en) | 2002-08-02 | 2003-08-12 | Ami Semiconductor, Inc. | Analog to digital converters based on transconveyance amplifiers |
| US7978115B2 (en) * | 2009-07-06 | 2011-07-12 | Raytheon Company | System and method for analog-to-digital conversion |
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| JPS53138667A (en) * | 1977-05-11 | 1978-12-04 | Hitachi Ltd | A/d converter circuit |
| JPS5683127A (en) * | 1979-12-11 | 1981-07-07 | Mitsubishi Electric Corp | Analog-digital converter |
| JPS57137221A (en) * | 1981-02-19 | 1982-08-24 | Hitachi Kiden Kogyo Ltd | Goods transfer method for tray truck in goods assorting machine |
| JPS58121826A (ja) * | 1982-01-14 | 1983-07-20 | Matsushita Electric Ind Co Ltd | アナログ−デイジタル変換器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2428945A1 (fr) * | 1978-06-13 | 1980-01-11 | Thomson Csf | Dispositif de numerisation de signaux transitoires |
| JPS5793726A (en) * | 1980-12-03 | 1982-06-10 | Sony Corp | A/d converter |
| JPS60124125A (ja) * | 1983-12-08 | 1985-07-03 | Ishida Scales Mfg Co Ltd | 多入力信号高速アナログ・デジタル変換回路 |
| US4598269A (en) * | 1984-06-13 | 1986-07-01 | Tektronix, Inc. | Method and apparatus for processing an analog signal |
| US4663610A (en) * | 1985-11-22 | 1987-05-05 | Tektronix, Inc. | Serial digital-to-analog converter |
| US4774498A (en) * | 1987-03-09 | 1988-09-27 | Tektronix, Inc. | Analog-to-digital converter with error checking and correction circuits |
| JPH02126726A (ja) * | 1988-11-07 | 1990-05-15 | Kawai Musical Instr Mfg Co Ltd | 逐次比較型ａｄコンバータ |
| US4933676A (en) * | 1989-06-12 | 1990-06-12 | Technology 80, Inc. | Programmable multi-input A/D converter |
| DE3935617A1 (de) * | 1989-10-26 | 1991-05-02 | Bruker Analytische Messtechnik | Infrarot-fouriertransformations-spektrometer |
-
1992
- 1992-12-08 US US07/986,827 patent/US5298902A/en not_active Expired - Lifetime
-
1993
- 1993-12-08 JP JP5340534A patent/JPH06232751A/ja active Pending
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5298902A (en) | 1994-03-29 |
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