JPS6338395A - 時分割スイツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル信号の交換または回線設定に用いら
れる時分割スイッチ回路に関するものである。

〔従来の技術〕

デジタル信号の交換または回線設定には、従来、例えば
並列化されたＴＳＴ形式が使用されており、千葉監修［
ディジタル交換方式（電子通信学会発行）」のｐｐ、９
３−９／Ｉに記載されている。上記ＴＳＴ形式のスイッ
チは、第３図に示すように、時間スイッチ（Ｔ）　１０
１〜１０８、Ｉｌｌ〜１１８．空間スイッチ（Ｓ）　１
２］、多重・ＳＰ（直列並列）変換１３１〜１３８、分
離・ＰＳ（並列直列）変換１４１〜１４８により構成さ
れている。上記時間スイッチは時分割多重信号の順序を
変換する、すなわち、信号の時間位置変換を行うスイッ
チであり、また空間スイッチは、格子状のゲート回路を
時分割で開閉することにより、ハイウェイ相互間のタイ
ムスロット（多重化されている１つのチャネル）の乗せ
換えを行うスイッチである。なお、上記の時間スイッチ
および空間スイッチについては、例えば［やさしいディ
ジタル交換（愛沢慎−編著、電気通信協会発行）］のＰ
ｐ、６１〜７３に記載されている。

第３図に示した例では人力信号を多重化するとともに、
８ビツトに並列化したのちにスイッチ処理を行っている
。これは上記「やさしいディジタル交換」のｐ、６６に
記載されているように、回路の動作速度を一定にして、
第１１−位時間当りで処理されるチャネル数を８倍にす
るためである。

〔発明が解決しようとする問題点〕

並列化スイッチは、上記のように回路の動作速度を一定
にしたまま処理チャネル数を増大させることが可能であ
るが２．１６列化することにより、各回路に入出力する
信号線の数が増大するという問題を生じる。特に、すへ
ての信号線が集中する空間スイッチにおいては、回路に
人出力する信号線の数が極めて大きくなり、そのため、
１−配信ぢ線の数によって回路の規模が制限されろこと
になる。

本発明の目的は、空間スイッチにＪ−９ける信号線数が
減少できる時分割スイッチ回路も・１］トることである
。

〔問題点を解決するための手段〕

」二記目的を達成するために、本発明では、ｎビット並
列形の時間スイッチと、ビット並列展開度がｎより小さ
い空間スイッチを用い、ビット多重回路とビット分離回
路とにより時分割スイッチ回路を構成するものである。

〔作用〕

時間スイッチでは、ｎビットに並列展開され、多重化さ
れているハイウェイ上の各チャネルにおける、タイムス
ロットの乗り換えを行う。また、空間スイッチはグー１
−マトリクスで構成されることから、」−記時間スイッ
ヂよりも高速動作が可能であるため、並列展開度がｎビ
ットより小さい、すなわち、時間スイッチのハイウェイ
より高速な複数のハイウェイ相互間のチャネル入れ替え
を行う。ビット多重回路およびビット分離回路では、並
列展開度が異なる」二記２つのハイウェイの相互変換を
行うために、ビット多重およびビット分離を行う。

一３＝ −に記のように、高速動作が可能であるという空間スイ
ッチの特徴を生かして、１−記空間スイソチでは並列展
開度を時間スイッチよりも小さくすることにより、接続
される信号線の数を減少させている。

〔実施例〕

つぎに本発明の実施例を図面とともに説明する。

第１図は本発明による時分割スイッチ回路の一実施例を
示すブロック図、第２図は−に記実施例のフレームフォ
ーマットを用いた説明図である。第１図に示す本実施例
は、時間スイッチ用のハイウェイを作成するための多重
・Ｓ　Ｌ）変換回路１３１〜１３８．１次時間スイッチ
１０１〜１０８、時間スイッチ用のハイウェイを空間ス
イッチ用のハイウェイに変換するためのビット多重回路
１５１〜１５８、空間スイッチ１２１、空間スイッチ用
のハイウェイを時間スイッチ用のハイウェイに変換する
ためのビット分離回路１６１〜１６８．２次時間スイッ
チ１１１〜１１８、分離Ｉ〕Ｓ変換回路１４１〜１４８
とから構成され、Ｔ　Ｓ　’ｒ形の時分割スイッチに本
発明製適用したものである。

４一 つぎに本実施例を第２図のフレームフォーマツ１〜を用
いて説明する。多重・ｓｐ変換回路１３１〜１３８では
、入力信号を８ビツトに並列展開したのちに多重化し、
第２図（ａ）の時間スイッチ用ハイウェイを構成して時
間スイッチ１０１〜１０８に出力する。■−記時間スイ
ッチ１０１〜１０８では、時間スイッチ用ハイウェイ上
の時間順序を変換する。上記機能はランダムアクセスメ
モリ（ＲＡＭ）に１フレ一ム分のデータを書き込み、任
意の順序で読み出すことによって行われる。ビット多重
回路１５１〜１５８では時間スイッチ用ハイウェイの８
ビツトを２ビツトずつ多重化し、第２図（ｂ）に示すよ
うに４ピッ１−からなる空間スイッチ用ハイウェイに変
換し、空間スイッチ＋２＋に出力する。空間スイッチ１
２１では、ビット多重回路１５１〜１５８からの各空間
スイッチ用ハイウェイ間でデータの入れ換えを行う。ビ
ット分離回路１６１〜１．６８では、第２図（ｂ）に示
す空間スイッチ用ハイウェイを再び第２図（ａ）に示す
時間スイッチ用ハイウェイに変換する。時間スイッチ１
１１・〜】１８により再び時間順序を変換したのちに、
分離・ＩＩＳ変換回路１４１〜１４８によって出力信号
に変換する。

なお、本実施例では空間ス１インチ用ハイウェイの速度
が時間スイッチ用ハイウェイ速度の２倍になるため、上
記空間スイッチの動作速度は時間スイッチ動作速度の２
倍になる。しかし、時間スイッチでは一般に動作速度が
遅くなるＲＡＭを用いてデータの処理を行うのに対し、
空間スイッチでは高速動作が可能なゲー１−を用いてデ
ータ処理を行うため、上記空間スイッチは時間スイッチ
に較べて高速で動作することができる。

本実施例によると、空間スイッチに入出力する各ハイウ
ェイの信号線の数が、それぞれ４本になるため、配線を
容易にすることができる。

なお本発明は、回線編集装置等に用いられている、ＴＳ
Ｔスイッチと１７　］段形のスイッチとを並列に組合わ
せたＴ　＋Ｔ　Ｓ　Ｔ形のスイッチにも適用することが
可能である。

〔発明の効果〕

」１記のように本発明による時分割スイッチ回路は、ｎ
ピッ１〜並列形の時間スイッチと、ビット並列展開度が
上記ｎより小さい空間スイッチと、ビット多重回路およ
びビット分離回路とにより構成されるから、空間スイッ
チの並列展開度が小さく、そのため、上記空間スイッチ
における信号線の数を減少することができ、信号線の布
線が容易になるという効果を有している。

【図面の簡単な説明】

第１図は本発明による時分割スイッチ回路の一実施例を
示すブロック図、第２図は上記実施例のフレームフォー
マット登用いた説明図で、（、）は時間スイッチ用ハイ
ウェイを示し、（ｂ）は空間スイッチ用ハイウェイを示
す図、第３図は従来の時分割スイッチ回路の構成を示す
ブロック図である。 １０１〜１０８．１１１−１１８・・・時間スイッチ１
２１・・・空間スイッチ

Claims (1)

1. 【特許請求の範囲】 １、ｎビット並列形の時間スイッチと、ビット並列展開
   度が上記ｎより小さい空間スイッチと、ビット多重回路
   およびビット分離回路とにより構成される時分割スイッ
   チ回路。 ２、上記時間スイッチは、第１および第２の時間スイッ
   チを用いて構成され、ＴＳ＾ｒＴ（ｒ≧１）形であるこ
   とを特徴とする特許請求の範囲第１項に記載した時分割
   スイッチ回路。 ３、上記時間スイッチは、第１、第２および第３の時間
   スイッチであり、ビット並列展開度が上記ｎより小さい
   かまたは並列展開しない空間スイッチを用いて構成され
   、Ｔ＋ＴＳ＾ｒＴ（ｒ≧１）形であることを特徴とする
   特許請求の範囲第１項に記載した時分割スイッチ回路。