JPH01155720A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH01155720A JPH01155720A JP31316187A JP31316187A JPH01155720A JP H01155720 A JPH01155720 A JP H01155720A JP 31316187 A JP31316187 A JP 31316187A JP 31316187 A JP31316187 A JP 31316187A JP H01155720 A JPH01155720 A JP H01155720A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 18
- 238000000926 separation method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- POHGXZJNLJXCRA-UHFFFAOYSA-N 2-methyl-3-(4-nitrophenyl)quinazolin-4-one;hydrochloride Chemical compound Cl.CC1=NC2=CC=CC=C2C(=O)N1C1=CC=C([N+]([O-])=O)C=C1 POHGXZJNLJXCRA-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は複数のチャネルから出力されるアナログ信号
を時分割してデジタル信号に変換するＡ／Ｄ変換装置に
関するものである。
を時分割してデジタル信号に変換するＡ／Ｄ変換装置に
関するものである。
［従来の技ｖＲ］
第３図は従来のこの種のＡ／Ｄ変換装置の構成を示す構
成図で、図において、１は４つのチャネルＣＨＩ、ＣＨ
２、ＣＨ３、ＣＨ４から入力されるアナログ信号を時分
割しそ取り込み、この取り込んだ信号を順次出力するマ
ルチプレクサ、２はマルチプレクサ１から出力されたア
ナログ信号を順次デジタル信号に変換して出力するＡ／
Ｄコンバータ、３はＡ／Ｄコンバータ２から出力される
デジタル信号を処理するとともにマルチプレクサ１に各
チャネルの信号の取り込みを制御する制御信号を出力す
る処理装置（以下ＣＰＵという）である。
成図で、図において、１は４つのチャネルＣＨＩ、ＣＨ
２、ＣＨ３、ＣＨ４から入力されるアナログ信号を時分
割しそ取り込み、この取り込んだ信号を順次出力するマ
ルチプレクサ、２はマルチプレクサ１から出力されたア
ナログ信号を順次デジタル信号に変換して出力するＡ／
Ｄコンバータ、３はＡ／Ｄコンバータ２から出力される
デジタル信号を処理するとともにマルチプレクサ１に各
チャネルの信号の取り込みを制御する制御信号を出力す
る処理装置（以下ＣＰＵという）である。
次に動作について説明する。
ＣＰＵ３の制御信号により、マルチプレクサ１がチャネ
ルＣＨＩのアナログ信号を取り込んでＡ／Ｄコンバータ
２に出力すると、Ａ／Ｄコンバータ２はこのマルチプレ
クサ１から出力されたチャネルＣＨＩのアナログ信号を
デジタル信号に変換してＣＰＵ３に出力する。
ルＣＨＩのアナログ信号を取り込んでＡ／Ｄコンバータ
２に出力すると、Ａ／Ｄコンバータ２はこのマルチプレ
クサ１から出力されたチャネルＣＨＩのアナログ信号を
デジタル信号に変換してＣＰＵ３に出力する。
ＣＰＵ３がこのデジタル変換されたチャネルＣ）１１の
信号を取り込むと、マルチプレクサ１に制御信号を出力
する。
信号を取り込むと、マルチプレクサ１に制御信号を出力
する。
マルチプレクサ１はこの制御信号により、チャネルＣＨ
２のアナログ信号を選択して取り込み、Ａ／Ｄコンバー
タ２に出力する。
２のアナログ信号を選択して取り込み、Ａ／Ｄコンバー
タ２に出力する。
このようにして各チャネルＣＨ１，ＣＨ２、ＣＨ３、Ｃ
Ｈ４から出力されたアナログ信号は、デジタル信号に変
換されてＣＰＵ３に取り込まれる。
Ｈ４から出力されたアナログ信号は、デジタル信号に変
換されてＣＰＵ３に取り込まれる。
この場合、Ａ／Ｄコンバータ２の分解能を４ビツトとす
れば、各チャネルＣＨＩ、ＣＨ２、ＣＨ３、ＣＨ４のア
ナログ信号は４ビツトのデジタル値としてＣＰＵ３に取
り込まれることになる。
れば、各チャネルＣＨＩ、ＣＨ２、ＣＨ３、ＣＨ４のア
ナログ信号は４ビツトのデジタル値としてＣＰＵ３に取
り込まれることになる。
［発明が解決しようとする間刈点］
従来のＡ／Ｄ変換装置は以上のように構成されていたの
で、Ａ／Ｄ変換の分解能を上げようとすれば、分解能の
高いＡ／Ｄコンバータを用いなければならず、Ａ／Ｄ変
換装置自体のコストが高くつく問題点があった。
で、Ａ／Ｄ変換の分解能を上げようとすれば、分解能の
高いＡ／Ｄコンバータを用いなければならず、Ａ／Ｄ変
換装置自体のコストが高くつく問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、コストが安＜ Ａ／Ｄ変換の分解能の高いＡ
／Ｄ変換装置を得ることを目的としている。
たもので、コストが安＜ Ａ／Ｄ変換の分解能の高いＡ
／Ｄ変換装置を得ることを目的としている。
［問題点を解決するための手段］
この発明に係るＡ／Ｄ変換装置は、１つのアナログ信号
を分離し、この分離したアナログ信号にそれぞれ相異な
る処理を施して複数のチャネルに送出する分離処理回路
を備えたことを特徴としている。
を分離し、この分離したアナログ信号にそれぞれ相異な
る処理を施して複数のチャネルに送出する分離処理回路
を備えたことを特徴としている。
［作用］
この発明のおける分離処理回路は、１つのアナログ信号
を複数に分離する。
を複数に分離する。
そしてこの分離したアナログ信号にそれぞれ相異なる処
理を施し、複数のチャネルに送出する。
理を施し、複数のチャネルに送出する。
［発明の実施例］
以下、この発明の一実施例を図面に基づいて説明する。
第１図はこの発明の一実施例に係るＡ／Ｄ変換装置の構
成を示す構成図で、図において、５は端子Ａから出力さ
れた信号を反転し、反転信号として出力する反転回路、
６１は端子Ａから出力された信号をシフトし、シフト信
号として出力する第１シフト回路、６２は反転回路５か
ら出力される反転信号をシフトし、反転シフト信号とし
て出力する第２シフト回路、７１は端子Ａから出力され
る信号に対して所定値以上のレベルを所定レベルに制限
する第１リミッタ回路、７２は第１シフト回路６１から
出力されるシフト信号に対して所定値以上のレベルを所
定レベルに制限する第２リミッタ回路、７３は反転回路
５から出力される反転信号に所定値以上のレベルを所定
レベルに制限する第３リミッタ回路、７４は第２シフト
回路６２から出力される反転シフト信号に対して所定値
以上のレベルを所定レベルに制限する第３リミッタ回路
である。
成を示す構成図で、図において、５は端子Ａから出力さ
れた信号を反転し、反転信号として出力する反転回路、
６１は端子Ａから出力された信号をシフトし、シフト信
号として出力する第１シフト回路、６２は反転回路５か
ら出力される反転信号をシフトし、反転シフト信号とし
て出力する第２シフト回路、７１は端子Ａから出力され
る信号に対して所定値以上のレベルを所定レベルに制限
する第１リミッタ回路、７２は第１シフト回路６１から
出力されるシフト信号に対して所定値以上のレベルを所
定レベルに制限する第２リミッタ回路、７３は反転回路
５から出力される反転信号に所定値以上のレベルを所定
レベルに制限する第３リミッタ回路、７４は第２シフト
回路６２から出力される反転シフト信号に対して所定値
以上のレベルを所定レベルに制限する第３リミッタ回路
である。
ここで、第１リミッタ回路７１の出力はチャネルＣＨＩ
の１８号として、第２リミッタ回路７２の出力はチャネ
ルＣＨ２の信号として、第３リミッタ回路７３の出力は
チャネルＣＨ３の信号として、第４リミッタ回路７４の
出力はチャネルＣＨ４の信号として、それぞれマルチブ
レクー１＋１に入力されている。
の１８号として、第２リミッタ回路７２の出力はチャネ
ルＣＨ２の信号として、第３リミッタ回路７３の出力は
チャネルＣＨ３の信号として、第４リミッタ回路７４の
出力はチャネルＣＨ４の信号として、それぞれマルチブ
レクー１＋１に入力されている。
また反転回路５、シフト回路６１，６２． リミッタ回
路７１，７２，７３．７４は全体として分離処理回路４
を構成している。
路７１，７２，７３．７４は全体として分離処理回路４
を構成している。
次に、第２図に基いてこの発明の詳細な説明する。
今、端子Ａから一１００％〜＋１００％の範囲で変動す
る信号が人力されるとすると、各リミッタ回路７１，７
２，７３．７４から出力される信号はＡの入力信号に対
しそれぞれ第２図に示すＢ、Ｃ，Ｄ、Ｈの信号となる。
る信号が人力されるとすると、各リミッタ回路７１，７
２，７３．７４から出力される信号はＡの入力信号に対
しそれぞれ第２図に示すＢ、Ｃ，Ｄ、Ｈの信号となる。
ここでマルチプレクサ１に出力される各チャネルの信号
に対してＣＰＵ １は次の手順で処理を実行する。
に対してＣＰＵ １は次の手順で処理を実行する。
ｌ）チャネルＣＨＩの信号ＢをＡ／Ｄ変換した結果、１
カウント〜（フルカウント−１）カウントになっていれ
ばチャネルＣＨＩの信号Ｂの値を端子Ａの信号のデジタ
ル値とする。
カウント〜（フルカウント−１）カウントになっていれ
ばチャネルＣＨＩの信号Ｂの値を端子Ａの信号のデジタ
ル値とする。
２）チャネルＣＨＩの信号ＢをＡ／Ｄ変換した結果、フ
ルカウントになっていればチャネルＣＨ２の信号ＣをＡ
／Ｄ変換して、この値を加算する。
ルカウントになっていればチャネルＣＨ２の信号ＣをＡ
／Ｄ変換して、この値を加算する。
３）チャネルＣＨＩの信号ＢＩＡ／Ｄ変換した結果、値
がＯとなっている場合はチャネルＣＨ３の信号りをＡ／
Ｄ変換し、このＡ／Ｄ変換したデジタル値を端子Ａの信
号のマイナス側のデジタル値とする。
がＯとなっている場合はチャネルＣＨ３の信号りをＡ／
Ｄ変換し、このＡ／Ｄ変換したデジタル値を端子Ａの信
号のマイナス側のデジタル値とする。
４）チャネルＣＨ３の信号をＡ／Ｄ変換した結果、フル
カウントになっていればチャネルＣＨ４の信号ＥをＡ／
Ｄ変換して、チャネルＣ）１３のＡ／Ｄ変換値と、チャ
ネルＣＨ４のＡ／Ｄ変換値とを加算し、その加算値を端
子Ａの信号のマイナス側のデジタル値とする。
カウントになっていればチャネルＣＨ４の信号ＥをＡ／
Ｄ変換して、チャネルＣ）１３のＡ／Ｄ変換値と、チャ
ネルＣＨ４のＡ／Ｄ変換値とを加算し、その加算値を端
子Ａの信号のマイナス側のデジタル値とする。
このようにすると、マルチプレクサのチャネル数をＭ、
Ａ／Ｄコンバータの分解能をＮビットとした場合、端子
Ａの信号に対して、２ＮＸＭの分解能をもったデジタル
値が得られる。
Ａ／Ｄコンバータの分解能をＮビットとした場合、端子
Ａの信号に対して、２ＮＸＭの分解能をもったデジタル
値が得られる。
［発明の効果］
以上説明したようにこの発明によれば、１つのアナログ
信号を分離し、この分離したアナログ信号に相異る信号
処理を施して上記複数のチャネルに送出する分離処理回
路を備えたので、コストが安＜Ａ／Ｄ変換の分解能の高
いＡ／Ｄ変換装置が得られる。
信号を分離し、この分離したアナログ信号に相異る信号
処理を施して上記複数のチャネルに送出する分離処理回
路を備えたので、コストが安＜Ａ／Ｄ変換の分解能の高
いＡ／Ｄ変換装置が得られる。
第１図はこの発明の一実施例に係るＡ／Ｄ変換装置の構
成を示す構成図、第２図はこの発明における各リミッタ
回路から出力される信号の波形を示す波形図、第３図は
従来のＡ／Ｄ変換装置の構成を示す構成図である １・・・・ マルチプレクサ、２・・・・Ａ／Ｄコンバ
ータ、３・・・・処理装置（ＣＰＵ）、４・・・・分離
処理回路、５・・・・反転回路、６１．６２・・・・シ
フト回路、７１，７２．７３．７４・・・・リミッタ回
路。 特 許 出 願 人 株式会社チノー代理人・弁
理士 西 村 教 光 く の ＱＯ田
成を示す構成図、第２図はこの発明における各リミッタ
回路から出力される信号の波形を示す波形図、第３図は
従来のＡ／Ｄ変換装置の構成を示す構成図である １・・・・ マルチプレクサ、２・・・・Ａ／Ｄコンバ
ータ、３・・・・処理装置（ＣＰＵ）、４・・・・分離
処理回路、５・・・・反転回路、６１．６２・・・・シ
フト回路、７１，７２．７３．７４・・・・リミッタ回
路。 特 許 出 願 人 株式会社チノー代理人・弁
理士 西 村 教 光 く の ＱＯ田
Claims (1)
- 【特許請求の範囲】 複数のチャネルから出力されるアナログ信号をマルチプ
レクサによって時分割して取り込み、この取り込んだア
ナログ信号をデジタル信号に変換して処理装置に送出す
るＡ／Ｄ変換装置において １つのアナログ信号を分離し、この分離したアナログ信
号に相異る信号処理を施して上記複数のチャネルに送出
する分離処理回路を備えたことを特徴とするＡ／Ｄ変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31316187A JPH01155720A (ja) | 1987-12-12 | 1987-12-12 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31316187A JPH01155720A (ja) | 1987-12-12 | 1987-12-12 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01155720A true JPH01155720A (ja) | 1989-06-19 |
Family
ID=18037838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31316187A Pending JPH01155720A (ja) | 1987-12-12 | 1987-12-12 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01155720A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625825A (en) * | 1979-08-09 | 1981-03-12 | Sanyo Electric Co Ltd | Analog-digital conversion circuit |
| JPS57183124A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Analog-to-digital converter |
| JPS58127428A (ja) * | 1982-01-25 | 1983-07-29 | Hitachi Ltd | Ａ／ｄ変換拡張方式 |
| JPS60114031A (ja) * | 1983-11-25 | 1985-06-20 | Yanmar Diesel Engine Co Ltd | Ａ−ｄコンバ−タ入力電圧のクリップ回路 |
| JPS61261928A (ja) * | 1985-05-15 | 1986-11-20 | Mitsubishi Electric Corp | Ａ／ｄ変換回路 |
-
1987
- 1987-12-12 JP JP31316187A patent/JPH01155720A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625825A (en) * | 1979-08-09 | 1981-03-12 | Sanyo Electric Co Ltd | Analog-digital conversion circuit |
| JPS57183124A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Analog-to-digital converter |
| JPS58127428A (ja) * | 1982-01-25 | 1983-07-29 | Hitachi Ltd | Ａ／ｄ変換拡張方式 |
| JPS60114031A (ja) * | 1983-11-25 | 1985-06-20 | Yanmar Diesel Engine Co Ltd | Ａ−ｄコンバ−タ入力電圧のクリップ回路 |
| JPS61261928A (ja) * | 1985-05-15 | 1986-11-20 | Mitsubishi Electric Corp | Ａ／ｄ変換回路 |
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