JPS62173833A - フレ−ム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、音声、データ等を伝送するディジタル伝送シ
ステムに関し、特に伝送路上のデータのビット位置ｔ−
認識し、必要なｎビット並列データを選択するフレーム
同期回路に関する。

（従来技術） 従来、この種のフレーム同期回路は、直列入力データを
そのままフレームパターン検出回路定入力し、フレーム
同期を確立する構成であった。

（発明が解決しようとする問題点） 上述した従来のフレーム同期回路は、フレームパターン
検出回路て直列人力データをそのまま人力しているため
、フレームパターン検出回路の動作速度は、伝送路のビ
ットレートすなわち直列入力データのビットレートとな
り、伝送路の高速化に伴いその実現が除々に困難になる
という欠点がある。

（問題点を解決するための手段） 本発明のフレーム同期回路は、直列入力データを並列に
変換する直並列変換回路と、ラッチタイミングをずらし
たラッチ回路と、入力データのフレームパターンの検出
を行うフレームパターン検出回路と、各ラッチからのデ
ータのうちいずれのデータを選択するかを決定する制御
回路と、実際に選択を行う選択回路とを有して構成され
ている。

（実施例） 次に、本発明を図面を参照して実施例につき説明する。

第１図は本発明の実施例に係るフレーム同期回路のブロ
ック図である。直列人力データを複数の並列データに変
換する直並列変換回路１て、複数のラッチ回路２が接続
され、この複数のラッチ回路２の出力側にそれぞれフレ
ームパターン検出回路３が接続されている。フレームパ
ターン検出回路３の検出結果は制御回路４１Ｃ送られ、
制御回路４の制御により選択回路５が必要な並列データ
を選択して出力するよう構成されている。

次に本発明に係るフレーム同期回路の動作を説明する。

上記実施例でデータ入力は伝送路からの入力データとす
る。まず、このデータを直並列変換回路１でｎビット並
列データにする。こｎｌ受けてラッチ回路２ではラッチ
パルスがそれぞれずれており、ｎ種類のデータをラッチ
することになる。この様子を第２図のタイミングチャー
ト図に示す。このそれぞれのデータに対し、フレームパ
ターン検出回路３ｔ−用意し、フレームパターンの検出
を行う。フレームパターン検出回路３において検出を行
った結果、正常状態であれば、１つのフレームパターン
検出回路ニおいてフレームパターンが検出され、これに
より人力データのビット配置を知ることが可能となる。

フレームパターン検出回路の結果を制御回路４で集約し
、この制御により選択回路５で必要なｎビット並列デー
タを選択する。

（発明の効果） 以上説明したように本発明は、直列入力データをｎビッ
トの並列データにすることにより、フレームパターン検
出回路を直列入力データの”　／　ｎのビットレートで
処理を行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係るフレーム同期回路のブロ
ック図、第２図は第１図に示したフレーム同期回路のタ
イミングチャートを示す図である。 １・・・直並列変換回路、　　　２・・・ラッチ回路。 ３・・・フレームパターン検出回路、 ４・・・制御回路、　　　　　　５・・・選択回路。

Claims (1)

【特許請求の範囲】
1. 直列入力データを並列に変換する直並列変換回路と、ラ
   ッチタイミングをずらしたラッチ回路と、入力データの
   フレームパターンの検出を行うフレームパターン検出回
   路と、各ラッチからのデータのうちいずれのデータを選
   択するかを決定する制御回路と、前記制御回路からの指
   令によりデータ選択を行う選択回路とを有することを特
   徴とするフレーム同期回路。