JPH0746802B2 - フレ−ム同期回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、音声，データ等を伝送するデイジタル伝送シ
ステムに関し、特に伝送路上のデータのビツト位置を認
識し、必要なｎビツト並列データを選択するフレーム同
期回路に関する。

（従来技術） 従来、この種のフレーム同期回路は、直列入力データを
そのままフレームパターン検出回路に入力し、フレーム
同期を確立する構成であつた。

（発明が解決しようとする問題点） 上述した従来のフレーム同期回路は、フレームパターン
検出回路に直列入力データをそのまま入力しているた
め、フレームパターン検出回路の動作速度は、伝送路の
ビツトレートすなわち直列入力データのビツトレートと
なり、伝送路の高速化に伴いその実現が徐々に困難にな
るという欠点がある。

（問題点を解決するための手段） 本発明のフレーム同期回路は、直列入力データをｎビッ
ト並列データに変換する直並列変換回路と、該直並列変
換回路に並列に接続されかつそれぞれラッチタイミング
がずれたｎ個のラッチ回路と、各ラッチ回路に接続され
てｎビット並列データのフレームパターンの検出を行う
ｎ個のフレームパターン検出回路と、前記ラッチ回路で
ラッチされたｎ種類の検出データのうちいずれのデータ
を選択するかを決定する制御回路と、該制御回路からの
指令により実際にｎビット並列データの選択を行う選択
回路とを有して構成されている。

（実施例） 次に、本発明を図面を参照して実施例につき説明する。

第１図は本発明の実施例に係るフレーム同期回路のブロ
ツク図である。直列入力データを複数の並列データに変
換する直並列変換回路１に、複数のラツチ回路２が接続
され、この複数のラツチ回路２の出力側にそれぞれフレ
ームパターン検出回路３が接続されている。フレームパ
ターン検出回路３の検出結果は制御回路４に送られ、制
御回路４の制御により選択回路５が必要な並列データを
選択して出力するよう構成されている。

次に本発明に係るフレーム同期回路の動作を説明する。
上記実施例でデータ入力は伝送路からの入力データとす
る。まず、このデータを直並列変換回路１でｎビツト並
列データにする。これを受けてラツチ回路２ではラツチ
パルスがそれぞれずれており、ｎ種類のデータをラツチ
することになる。この様子を第２図のタイミングチヤー
ト図に示す。第２図においてタイミング１では「1,n,…
２」、タイミング２では「2,1,…３」、同様にタイミン
グｎでは「n,n_-1…１」のように直並列変換回路出力の
データをたてにセットする。このそれぞれのデータに対
し、フレームパターン検出回路３を用意し、フレームパ
ターンの検出を行う。フレームパターン検出回路３にお
いて検出を行つた結果、正常状態であれば、１つのフレ
ームパターン検出回路においてフレームパターンが検出
され、これにより入力データのビツト配置を知ることが
可能となる。フレームパターン検出回路の結果を制御回
路４で集約し、この制御により選択回路５で必要なｎビ
ツト並列データを選択する。

（発明の効果） 以上説明したように本発明は、直列入力データをｎビツ
トの並列データにすることにより、フレームパターン検
出回路を直列入力データの1/nのビツトレートで処理を
行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係るフレーム同期回路のブロ
ック図、第２図は第１図に示したフレーム同期回路のタ
イミングチヤートを示す図である。 １……直並列変換回路、２……ラツチ回路、 ３……フレームパターン検出回路、 ４……制御回路、５……選択回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】直列入力データをｎビット並列データに変
   換する直並列変換回路と、該直並列変換回路に並列に接
   続されかつそれぞれラッチタイミングがずれたｎ個のラ
   ッチ回路と、各ラッチ回路に接続されてｎビット並列デ
   ータのフレームパターンの検出を行うｎ個のフレームパ
   ターン検出回路と、前記ラッチ回路でラッチされたｎ種
   類の検出データのうちいずれのデータを選択するかを決
   定する制御回路と、該制御回路からの指令により実際に
   ｎビット並列データの選択を行う選択回路とを有するこ
   とを特徴とするフレーム同期回路。