JPH0637642A - Ｐｗｍ／バイナリ変換回路 - Google Patents
Ｐｗｍ／バイナリ変換回路Info
- Publication number
- JPH0637642A JPH0637642A JP18819592A JP18819592A JPH0637642A JP H0637642 A JPH0637642 A JP H0637642A JP 18819592 A JP18819592 A JP 18819592A JP 18819592 A JP18819592 A JP 18819592A JP H0637642 A JPH0637642 A JP H0637642A
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- JP
- Japan
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- pwm
- binary
- analog
- conversion circuit
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- Pending
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Abstract
(57)【要約】
【構成】 アナログ／ＰＷＭ変換器（１）と、そのＰＷ
Ｍ出力をカウントしてバイナリデータを出力するアップ
ダウンカウンタ（２）と、アップダウンカウンタ（２）
の出力をラッチするラッチ回路（３）と、このラッチ回
路（３）の出力をＰＷＭ変換するバイナリ／ＰＷＭ変換
回路（４）を設けたＰＷＭ／バイナリ変換回路。バイナ
リ／ＰＷＭ変換回路（４）によって変換されたＰＷＭ信
号をアナログ／ＰＷＭ変換器（１）に入力してアナログ
入力信号との差分を同アナログ／ＰＷＭ変換器（１）で
ＰＷＭ信号に変換し、アップダウンカウンタ（２）で
は、ラッチ回路（３）の出力をアナログ／ＰＷＭ変換回
路（１）の出力に加算する。 【効果】 アナログ入力信号とバイナリ／ＰＷＭ変換出
力の差分をＰＷＭ変換し、カウンタでその分だけのバイ
ナリデータを加算するので、ＰＷＭ化して伝送できるデ
ータよりも大きなデータを伝送できるので、高分解能に
することができる。
Ｍ出力をカウントしてバイナリデータを出力するアップ
ダウンカウンタ（２）と、アップダウンカウンタ（２）
の出力をラッチするラッチ回路（３）と、このラッチ回
路（３）の出力をＰＷＭ変換するバイナリ／ＰＷＭ変換
回路（４）を設けたＰＷＭ／バイナリ変換回路。バイナ
リ／ＰＷＭ変換回路（４）によって変換されたＰＷＭ信
号をアナログ／ＰＷＭ変換器（１）に入力してアナログ
入力信号との差分を同アナログ／ＰＷＭ変換器（１）で
ＰＷＭ信号に変換し、アップダウンカウンタ（２）で
は、ラッチ回路（３）の出力をアナログ／ＰＷＭ変換回
路（１）の出力に加算する。 【効果】 アナログ入力信号とバイナリ／ＰＷＭ変換出
力の差分をＰＷＭ変換し、カウンタでその分だけのバイ
ナリデータを加算するので、ＰＷＭ化して伝送できるデ
ータよりも大きなデータを伝送できるので、高分解能に
することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＷＭを伝送手段と
し、このＰＷＭをバイナリデータへ変換する回路に関す
る。
し、このＰＷＭをバイナリデータへ変換する回路に関す
る。
【０００２】
【従来の技術】サーボなどの制御機器においては、制御
をデジタルで行うために、速度入力等のアナログ信号を
バイナリデータに変換する必要がある。変換の方法の一
つに、ＰＷＭ／バイナリ変換回路があり、この方法を用
いた制御系の例を図４及び図５に示す。ＰＷＭ／バイナ
リ変換回路は、従来は、図３に示すように、ＰＷＭをア
ップダウンカウンタ２により、あるクロック周波数でカ
ウントし、図６に示すようにバイナリデータに変換して
いた。
をデジタルで行うために、速度入力等のアナログ信号を
バイナリデータに変換する必要がある。変換の方法の一
つに、ＰＷＭ／バイナリ変換回路があり、この方法を用
いた制御系の例を図４及び図５に示す。ＰＷＭ／バイナ
リ変換回路は、従来は、図３に示すように、ＰＷＭをア
ップダウンカウンタ２により、あるクロック周波数でカ
ウントし、図６に示すようにバイナリデータに変換して
いた。
【０００３】
【発明が解決しようとする課題】ところが、従来技術で
は、ＰＷＭ周波数とクロック周波数の関係上、下式のよ
うにバイナリデータの大きさが決まってしまい、大きな
バイナリデータを高速に変換できないという問題点があ
った。 バイナリデータの大きさ＝ＰＷＭ周期／クロック周期／
２ ・・・・（１） そこで本発明は、ＰＷＭ／バイナリ変換回路の変換速度
を変えることなく、高速でかつ大きなデータを送ること
を課題とする。
は、ＰＷＭ周波数とクロック周波数の関係上、下式のよ
うにバイナリデータの大きさが決まってしまい、大きな
バイナリデータを高速に変換できないという問題点があ
った。 バイナリデータの大きさ＝ＰＷＭ周期／クロック周期／
２ ・・・・（１） そこで本発明は、ＰＷＭ／バイナリ変換回路の変換速度
を変えることなく、高速でかつ大きなデータを送ること
を課題とする。
【０００４】
【課題を解決するための手段】上記課題を解決するた
め、本発明のＰＷＭ／バイナリ変換回路は、アナログ入
力信号をあるキャリヤ周波数でＰＷＭ変換するアナログ
／ＰＷＭ変換器と、そのＰＷＭ出力をあるクロック周波
数でカウントしてバイナリデータを出力するアップダウ
ンカウンタとを備えたＰＷＭ／バイナリ変換回路におい
て、前記アップダウンカウンタの出力をラッチするラッ
チ回路と、このラッチ回路の出力をＰＷＭ変換するバイ
ナリ／ＰＷＭ変換回路を設け、同バイナリ／ＰＷＭ変換
回路によって変換されたＰＷＭ信号を前記アナログ／Ｐ
ＷＭ変換器に入力して前記アナログ入力信号との差分が
同アナログ／ＰＷＭ変換器によりＰＷＭ信号に変換され
るようにし、前記アップダウンカウンタでは、前記ラッ
チ回路の出力を前記アナログ／ＰＷＭ変換回路の出力信
号に加算する構成としている。
め、本発明のＰＷＭ／バイナリ変換回路は、アナログ入
力信号をあるキャリヤ周波数でＰＷＭ変換するアナログ
／ＰＷＭ変換器と、そのＰＷＭ出力をあるクロック周波
数でカウントしてバイナリデータを出力するアップダウ
ンカウンタとを備えたＰＷＭ／バイナリ変換回路におい
て、前記アップダウンカウンタの出力をラッチするラッ
チ回路と、このラッチ回路の出力をＰＷＭ変換するバイ
ナリ／ＰＷＭ変換回路を設け、同バイナリ／ＰＷＭ変換
回路によって変換されたＰＷＭ信号を前記アナログ／Ｐ
ＷＭ変換器に入力して前記アナログ入力信号との差分が
同アナログ／ＰＷＭ変換器によりＰＷＭ信号に変換され
るようにし、前記アップダウンカウンタでは、前記ラッ
チ回路の出力を前記アナログ／ＰＷＭ変換回路の出力信
号に加算する構成としている。
【０００５】
【作用】上記手段により、伝送するデータの差分がＰＷ
Ｍ化され、カウンタで常時加算してバイナリデータを得
ることにより、高速でかつ分解能の高いデータを得るこ
とができる。
Ｍ化され、カウンタで常時加算してバイナリデータを得
ることにより、高速でかつ分解能の高いデータを得るこ
とができる。
【０００６】
【実施例】以下、本発明の具体的実施例を図１に示して
説明する。図１は本発明の一実施例の構成を示すブロッ
ク図である。図１において、１はアナログ／ＰＷＭ変換
回路、２はアップダウンカウンタ、３はラッチ、４はバ
イナリ／ＰＷＭ変換回路である。
説明する。図１は本発明の一実施例の構成を示すブロッ
ク図である。図１において、１はアナログ／ＰＷＭ変換
回路、２はアップダウンカウンタ、３はラッチ、４はバ
イナリ／ＰＷＭ変換回路である。
【０００７】以上のように構成されたＰＷＭ／バイナリ
変換回路について動作を説明する。まず、アナログ／Ｐ
ＷＭ変換回路１では、バイナリ／ＰＷＭ変換回路４から
のＰＷＭフィードバックとアナログ入力信号の比較を行
い、その差分をＰＷＭ出力する。アップダウンカウンタ
２では、アナログ／ＰＷＭ変換回路１のＰＷＭ信号をバ
イナリ化、すなわちカウントして、ラッチ３からのバイ
ナリデータと加算する。ラッチ３では、ＰＷＭ周期ごと
にアップダウンカウンタ２の出力をラッチする。このよ
うにして得られたデータが最終のバイナリデータとな
る。バイナリ／ＰＷＭ変換回路４では、ラッチ３の出力
の上位データ（ＰＷＭ化できるビット数）分をＰＷＭ化
してアナログ／ＰＷＭ変換回路１のアナログ／ＰＷＭ変
換のフィードバックとする。図２は、以上の動作を示す
タイムチャートである。このようにして、見掛け上、Ｐ
ＷＭ化できるデータよりも大きなデータを伝送できる。
例えば、ＰＷＭを８ビット相当の周波数とすると、１回
目は８ビットであるが２回に分けて伝送すると９ビット
となる。数回に分けて伝送することにより、ＰＷＭ化で
きるデータより大きなデータを伝送することができる。
変換回路について動作を説明する。まず、アナログ／Ｐ
ＷＭ変換回路１では、バイナリ／ＰＷＭ変換回路４から
のＰＷＭフィードバックとアナログ入力信号の比較を行
い、その差分をＰＷＭ出力する。アップダウンカウンタ
２では、アナログ／ＰＷＭ変換回路１のＰＷＭ信号をバ
イナリ化、すなわちカウントして、ラッチ３からのバイ
ナリデータと加算する。ラッチ３では、ＰＷＭ周期ごと
にアップダウンカウンタ２の出力をラッチする。このよ
うにして得られたデータが最終のバイナリデータとな
る。バイナリ／ＰＷＭ変換回路４では、ラッチ３の出力
の上位データ（ＰＷＭ化できるビット数）分をＰＷＭ化
してアナログ／ＰＷＭ変換回路１のアナログ／ＰＷＭ変
換のフィードバックとする。図２は、以上の動作を示す
タイムチャートである。このようにして、見掛け上、Ｐ
ＷＭ化できるデータよりも大きなデータを伝送できる。
例えば、ＰＷＭを８ビット相当の周波数とすると、１回
目は８ビットであるが２回に分けて伝送すると９ビット
となる。数回に分けて伝送することにより、ＰＷＭ化で
きるデータより大きなデータを伝送することができる。
【０００８】
【発明の効果】以上述べたように、本発明によれば、ア
ナログ入力信号とバイナリ／ＰＷＭ変換出力の差分だけ
をＰＷＭ変換し、カウンタでその分だけのバイナリデー
タを加算するので、ＰＷＭ化して伝送できるデータより
も大きなデータを伝送できるので、高分解能にすること
ができる。
ナログ入力信号とバイナリ／ＰＷＭ変換出力の差分だけ
をＰＷＭ変換し、カウンタでその分だけのバイナリデー
タを加算するので、ＰＷＭ化して伝送できるデータより
も大きなデータを伝送できるので、高分解能にすること
ができる。
【図１】 本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】 本発明実施例の動作を示すタイムチャートで
ある。
ある。
【図３】 従来例を示すブロック図である。
【図４】 ＰＷＭ／バイナリ変換回路を使用する制御機
器の例を示すブロック図である。
器の例を示すブロック図である。
【図５】 ＰＷＭ／バイナリ変換回路を使用する制御機
器の他の例を示すブロック図である。
器の他の例を示すブロック図である。
【図６】 図３の従来例の動作を示すタイムチャートで
ある。
ある。
１：アナログ／ＰＷＭ変換回路、２：アップダウンカウ
ンタ、３：ラッチ、４：バイナリ／ＰＷＭ変換回路
ンタ、３：ラッチ、４：バイナリ／ＰＷＭ変換回路
Claims (1)
- 【請求項１】 アナログ入力信号をあるキャリヤ周波数
でＰＷＭ変換するアナログ／ＰＷＭ変換器と、そのＰＷ
Ｍ出力をあるクロック周波数でカウントしてバイナリデ
ータを出力するアップダウンカウンタとを備えたＰＷＭ
／バイナリ変換回路において、前記アップダウンカウン
タの出力をラッチするラッチ回路と、このラッチ回路の
出力をＰＷＭ変換するバイナリ／ＰＷＭ変換回路を設
け、同バイナリ／ＰＷＭ変換回路によって変換されたＰ
ＷＭ信号を前記アナログ／ＰＷＭ変換器に入力して前記
アナログ入力信号との差分が同アナログ／ＰＷＭ変換器
によりＰＷＭ信号に変換されるようにし、前記アップダ
ウンカウンタでは、前記ラッチ回路の出力を前記アナロ
グ／ＰＷＭ変換回路の出力信号に加算する構成としたこ
とを特徴とするＰＷＭ／バイナリ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18819592A JPH0637642A (ja) | 1992-07-15 | 1992-07-15 | Ｐｗｍ／バイナリ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18819592A JPH0637642A (ja) | 1992-07-15 | 1992-07-15 | Ｐｗｍ／バイナリ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637642A true JPH0637642A (ja) | 1994-02-10 |
Family
ID=16219439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18819592A Pending JPH0637642A (ja) | 1992-07-15 | 1992-07-15 | Ｐｗｍ／バイナリ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6047135A (en) * | 1997-11-21 | 2000-04-04 | Minolta Co., Ltd. | Driving mechanism for keeping feedback cycle constant, apparatus with the mechanism, and its control method |
| WO2011021649A1 (ja) | 2009-08-19 | 2011-02-24 | 相田化学工業株式会社 | 工芸または装飾用の銅焼結物品の製造方法および銅含有可塑性組成物 |
-
1992
- 1992-07-15 JP JP18819592A patent/JPH0637642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6047135A (en) * | 1997-11-21 | 2000-04-04 | Minolta Co., Ltd. | Driving mechanism for keeping feedback cycle constant, apparatus with the mechanism, and its control method |
| WO2011021649A1 (ja) | 2009-08-19 | 2011-02-24 | 相田化学工業株式会社 | 工芸または装飾用の銅焼結物品の製造方法および銅含有可塑性組成物 |
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