JPH02151143A - 分離回路 - Google Patents
分離回路Info
- Publication number
- JPH02151143A JPH02151143A JP30398888A JP30398888A JPH02151143A JP H02151143 A JPH02151143 A JP H02151143A JP 30398888 A JP30398888 A JP 30398888A JP 30398888 A JP30398888 A JP 30398888A JP H02151143 A JPH02151143 A JP H02151143A
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- Japan
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- separated
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- channel
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- 238000000926 separation method Methods 0.000 claims description 26
- 230000008707 rearrangement Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビット多重されたディジタル多重信号の分離
回路に関し、特に、高速かつ多重度の大きいディジタル
多重信号を分離する分離回路に関する。
回路に関し、特に、高速かつ多重度の大きいディジタル
多重信号を分離する分離回路に関する。
ｎ多重されたディジタル多重信号をｎ本の信号に分離す
る分離回路は、例えば、第４図に示す回路構成で実現で
きる。第４図はｎ−４の場合である。すなわち、入力端
子１０より入力されたディジタル多重信号を、直列・並
列変換回路２０′により、直接４本の信号に分離する。
る分離回路は、例えば、第４図に示す回路構成で実現で
きる。第４図はｎ−４の場合である。すなわち、入力端
子１０より入力されたディジタル多重信号を、直列・並
列変換回路２０′により、直接４本の信号に分離する。
この４本の分離された信号は、それぞれ第１乃至第４の
チャンネルに対応した第１乃至第ｎのチャンネル出力端
子３１，３２，３３．及び３４へ出力される。この回路
は自然な回路溝成であり、広く用いられている。
チャンネルに対応した第１乃至第ｎのチャンネル出力端
子３１，３２，３３．及び３４へ出力される。この回路
は自然な回路溝成であり、広く用いられている。
上述した従来の分離回路では、多重度ｎが太き（なると
問題が生じる。すなわち、直列・並列変換回路では、多
重度ｎが大きくなるに従い、高速なｆｌｌ？号を正常に
分離することが困難になる。従って、従来の分離回路は
、高速かつ多重度の大きい信号を扱うことが困難である
という欠点を有する。
問題が生じる。すなわち、直列・並列変換回路では、多
重度ｎが大きくなるに従い、高速なｆｌｌ？号を正常に
分離することが困難になる。従って、従来の分離回路は
、高速かつ多重度の大きい信号を扱うことが困難である
という欠点を有する。
本発明は、上述の欠点を解決するためになされたもので
あり、その目的は、多重度ｎがｎ−ｎ１Ｘｎ２と因数分
解できる場合に、高速な信号をｎ本に分離する事ができ
る分離回路を提供することにある。
あり、その目的は、多重度ｎがｎ−ｎ１Ｘｎ２と因数分
解できる場合に、高速な信号をｎ本に分離する事ができ
る分離回路を提供することにある。
本発明による分離回路は、第１乃至第ｎ（ｎは４以上の
整数であって、且つ、ｎ−ｎ、ｘｎ２であり、ｎ、及び
ｎ２はそれぞれ２以上の整数）のチャンネルの信号が１
ビットずつｎ時分割多重されたディジタル多重信号を入
力端子より受け、該ディジタル多重信号をｎ本の信号に
分離し、このｎ本の分離された信号を、それぞれ前記第
１乃至第ｎのチャンネルに対応した第１乃至第ｎのチャ
ンネル出力端子へ出力する分離回路であって、前記ディ
ジタル多重信号をｎ３本の信号に分離し、ｎ７本の第１
の分離された信号を出力する第１の分Ｍ手段と、前記ｎ
、本の第１の分離された信号の各々を、０２本の信号に
分離し、０２本の第２の分離された信号を出力するｎ、
例の第２の分層手段とを杓°し、従って、前記１１ 、
個の第２の分離手段は、全体として前記ｎ本の分離され
た信号を出力し、更に、前記０１個の第２の分離手段か
ら出力されるｎ本の分離された信号を、前記第１乃至第
ｎのチャンネルの信号に並び替えて、それぞれ前記第１
乃至第ｎのチャンネル出力端子へ送出する並替手段をイ
アすることを特徴とする。
整数であって、且つ、ｎ−ｎ、ｘｎ２であり、ｎ、及び
ｎ２はそれぞれ２以上の整数）のチャンネルの信号が１
ビットずつｎ時分割多重されたディジタル多重信号を入
力端子より受け、該ディジタル多重信号をｎ本の信号に
分離し、このｎ本の分離された信号を、それぞれ前記第
１乃至第ｎのチャンネルに対応した第１乃至第ｎのチャ
ンネル出力端子へ出力する分離回路であって、前記ディ
ジタル多重信号をｎ３本の信号に分離し、ｎ７本の第１
の分離された信号を出力する第１の分Ｍ手段と、前記ｎ
、本の第１の分離された信号の各々を、０２本の信号に
分離し、０２本の第２の分離された信号を出力するｎ、
例の第２の分層手段とを杓°し、従って、前記１１ 、
個の第２の分離手段は、全体として前記ｎ本の分離され
た信号を出力し、更に、前記０１個の第２の分離手段か
ら出力されるｎ本の分離された信号を、前記第１乃至第
ｎのチャンネルの信号に並び替えて、それぞれ前記第１
乃至第ｎのチャンネル出力端子へ送出する並替手段をイ
アすることを特徴とする。
以下、本発明の実施例について図面をり照して説明する
。
。
第１図を参照すると、本発明の一実施例による分離回路
２０は、多重度ｎ−４の場合の分離回路であって、第１
乃至第４の千トンネルの信号が１ビットずつ４時分割多
重されたディジタル多重信号ＤＭを入力端子１０より受
け、このディジタル多重信号を４本の信号に分離し、こ
の４本の分離された信号Ｄ１〜Ｄ４を、それぞれ第１乃
至第４のチャンネルに対応した第１乃至第４のチャンネ
ル出力端子３１，３２．３Ｂ、及び３４へ出力するもの
である。本実施例では、ｎ＋−ｒ）ｚ＝２である。
２０は、多重度ｎ−４の場合の分離回路であって、第１
乃至第４の千トンネルの信号が１ビットずつ４時分割多
重されたディジタル多重信号ＤＭを入力端子１０より受
け、このディジタル多重信号を４本の信号に分離し、こ
の４本の分離された信号Ｄ１〜Ｄ４を、それぞれ第１乃
至第４のチャンネルに対応した第１乃至第４のチャンネ
ル出力端子３１，３２．３Ｂ、及び３４へ出力するもの
である。本実施例では、ｎ＋−ｒ）ｚ＝２である。
本実施例の分離回路２０は、ディジタル多重信号ＤＭを
２木の信号に分離し、２本の第１の分離された信号ＤＩ
、、ＤＩ、を出力する第１の分離化回路２１をＨする。
２木の信号に分離し、２本の第１の分離された信号ＤＩ
、、ＤＩ、を出力する第１の分離化回路２１をＨする。
２本の第１の分離された信号ＤＩ、、ＤＩ□は、それぞ
れ第２の分離化回路２２．２３に供給される。第２の分
離化回路２１は、第１の分離された信号Ｄ１．を２本の
信号に分離し、２本の第２の分離された信号Ｄ２１゜Ｄ
２□を出力する。同様に、第２の分離化回路２３は、第
１の分離された信号Ｄ １２を２本の信号に分離し、２
本の第２の分離された信号Ｄ２．。
れ第２の分離化回路２２．２３に供給される。第２の分
離化回路２１は、第１の分離された信号Ｄ１．を２本の
信号に分離し、２本の第２の分離された信号Ｄ２１゜Ｄ
２□を出力する。同様に、第２の分離化回路２３は、第
１の分離された信号Ｄ １２を２本の信号に分離し、２
本の第２の分離された信号Ｄ２．。
Ｄ２４を出力する。これら４本の第２の分藤された１、
４号Ｄ２．〜Ｄ２４は、並替回路２４に供給される。並
替回路２４は、第２の分離された信号Ｄ２．．Ｄ２４を
第１乃至第４のチャンネルの信号り、〜Ｄ４に並び替え
て、それぞれ第１乃至第４のチャンネル出力端子３１〜
３４へ送出する。
４号Ｄ２．〜Ｄ２４は、並替回路２４に供給される。並
替回路２４は、第２の分離された信号Ｄ２．．Ｄ２４を
第１乃至第４のチャンネルの信号り、〜Ｄ４に並び替え
て、それぞれ第１乃至第４のチャンネル出力端子３１〜
３４へ送出する。
第２図は、第１図の回路の動作を説明するためのタイム
チャートである。ディジタル多重信号ＤＭは、各フレー
ムＦが第１乃至第４のタイムスロットＴＳ、〜ＴＳ４に
分割されている。第１乃至第４のタイムスロットＴＳＩ
〜ＴＳ４には、それぞれ第１乃至第４のチャンネル信号
り、〜Ｄ４０１ビットが割り当てられている。第２図に
おいて、第１のチャンネル信号Ｄ１の各ビットを００°
０１″、 “０２”、・・・と表わしている。同様
に、第２のチャンネル信号の各ビットは“１０“１１＃
、１２＃ ・・・と表わされ、第３のチャンネルの信号
の各ビットは“２０″“２１″ ２２°、・・・と表
わされ、第４のチャンネルの信号の各ビットは“３０″
、“３１”“３２゛、・・・と表わされる。従って、デ
ィジタル多重信号ＤＭは、“ＤＯ”、”１０”、 “
２０”“３０° “０１”１１° ′２１”“３１
° ・・・から成る。
チャートである。ディジタル多重信号ＤＭは、各フレー
ムＦが第１乃至第４のタイムスロットＴＳ、〜ＴＳ４に
分割されている。第１乃至第４のタイムスロットＴＳＩ
〜ＴＳ４には、それぞれ第１乃至第４のチャンネル信号
り、〜Ｄ４０１ビットが割り当てられている。第２図に
おいて、第１のチャンネル信号Ｄ１の各ビットを００°
０１″、 “０２”、・・・と表わしている。同様
に、第２のチャンネル信号の各ビットは“１０“１１＃
、１２＃ ・・・と表わされ、第３のチャンネルの信号
の各ビットは“２０″“２１″ ２２°、・・・と表
わされ、第４のチャンネルの信号の各ビットは“３０″
、“３１”“３２゛、・・・と表わされる。従って、デ
ィジタル多重信号ＤＭは、“ＤＯ”、”１０”、 “
２０”“３０° “０１”１１° ′２１”“３１
° ・・・から成る。
このディジタル多重信号ＤＭは、第１の分離化回路２１
により、２本の第１の分離された信号Ｄ １ ｒ 、
Ｄ １２に分離される。第１の分離された信号Ｄ ｉ
ｒは、タイムスロットＴＳ、とＴＳ３の各ビットをデ
ィジタル多重信号ＤＭから分離したものなので、′００
“、′２０ｍ、″０１２“２１”、・・・からなる。同
様に、第１の分離された信号Ｄ１□は、タイムスロット
ＴＳ２とＴＳ４の各ビットをディジタル多重信号ＤＭか
ら分離したものなので、“１０°、′３０”、“１１１
“３１゛、・・・からなる。第１の分離された信号ＤＩ
Ｉは、第２の分離化回路２２により、２木の第２の分離
された信号Ｄ２．．Ｄ２□に分離される。同様に、第１
の分離された信号Ｄ１□は、第２の分離化回路２３によ
り、２本の第２の分離された信号Ｄ２ｊ、Ｄ２４に分離
される。第２の分離された信号Ｄ２．は、第１の分離さ
れた信号Ｄ１．のうちの１タイムスロツト毎の各ビット
を抽出したものなので、“００″、“０１″“０２”、
・・・から成り、第２の分離された信号Ｄ２□は、第１
の分離された信号Ｄ Ｉ ＋のうちの他の１タイムスロ
ツト毎の各ビットを抽出したものなので、“２０”２１
＃、“２２” ・・・から成る。同様に、第２の分離さ
れた信号Ｄ ２ ｑは１０“、１１゛、“１２″、・・
・から成り、第２の分離された信号Ｄ２．は“３０″、
“３１″“３２°、・・・から成る。従って、第２の分
離された信号Ｄ２１ 、Ｄ２２ 、Ｄ２３ 、Ｄ２４は
、それぞれ、第１．第３．第２．及び第４のチャンネル
の（Ａ’＠Ｄ ＋ 、 Ｄ ３ 、Ｄ ２ 、 及ＣＦ
Ｄ４ニ等しイ。第２の分離された信号Ｄ２．．Ｄ２２
、Ｄ２３ 。
により、２本の第１の分離された信号Ｄ １ ｒ 、
Ｄ １２に分離される。第１の分離された信号Ｄ ｉ
ｒは、タイムスロットＴＳ、とＴＳ３の各ビットをデ
ィジタル多重信号ＤＭから分離したものなので、′００
“、′２０ｍ、″０１２“２１”、・・・からなる。同
様に、第１の分離された信号Ｄ１□は、タイムスロット
ＴＳ２とＴＳ４の各ビットをディジタル多重信号ＤＭか
ら分離したものなので、“１０°、′３０”、“１１１
“３１゛、・・・からなる。第１の分離された信号ＤＩ
Ｉは、第２の分離化回路２２により、２木の第２の分離
された信号Ｄ２．．Ｄ２□に分離される。同様に、第１
の分離された信号Ｄ１□は、第２の分離化回路２３によ
り、２本の第２の分離された信号Ｄ２ｊ、Ｄ２４に分離
される。第２の分離された信号Ｄ２．は、第１の分離さ
れた信号Ｄ１．のうちの１タイムスロツト毎の各ビット
を抽出したものなので、“００″、“０１″“０２”、
・・・から成り、第２の分離された信号Ｄ２□は、第１
の分離された信号Ｄ Ｉ ＋のうちの他の１タイムスロ
ツト毎の各ビットを抽出したものなので、“２０”２１
＃、“２２” ・・・から成る。同様に、第２の分離さ
れた信号Ｄ ２ ｑは１０“、１１゛、“１２″、・・
・から成り、第２の分離された信号Ｄ２．は“３０″、
“３１″“３２°、・・・から成る。従って、第２の分
離された信号Ｄ２１ 、Ｄ２２ 、Ｄ２３ 、Ｄ２４は
、それぞれ、第１．第３．第２．及び第４のチャンネル
の（Ａ’＠Ｄ ＋ 、 Ｄ ３ 、Ｄ ２ 、 及ＣＦ
Ｄ４ニ等しイ。第２の分離された信号Ｄ２．．Ｄ２２
、Ｄ２３ 。
Ｄ２４は、並替回路２４により、第１乃至第４のチャン
ネルの信号Ｄ１〜Ｄ４に並び替えられて、第１乃至第４
のチャンネルの信号Ｄ１〜Ｄ４はそれぞれ第１乃至第４
のチャンネル出力端子３１〜３４・＼送出される。
ネルの信号Ｄ１〜Ｄ４に並び替えられて、第１乃至第４
のチャンネルの信号Ｄ１〜Ｄ４はそれぞれ第１乃至第４
のチャンネル出力端子３１〜３４・＼送出される。
チャンネルの番号を０から数えるとすると、ｎが２のべ
き乗の場合には、並び替えはビット逆順にすればよい。
き乗の場合には、並び替えはビット逆順にすればよい。
ビット逆順とは、各チャンネルの２進数の表現において
、ビット並びを逆にすることをいう。ｎ−４の場合を第
３図に示す。１０進数の１は２進数で“０１″であり、
これをビット逆順にすると、“１０”で１０進数の２と
なる。
、ビット並びを逆にすることをいう。ｎ−４の場合を第
３図に示す。１０進数の１は２進数で“０１″であり、
これをビット逆順にすると、“１０”で１０進数の２と
なる。
これに従い、チャンネル番号１の第２のチャンネルとチ
ャンネル番号２の第３のチャンネルとを並び替える。チ
ャンネルの並び替えの結果、第２図に示す第１乃至第４
のチャンネルの信号Ｄ１〜Ｄ４が得られるが、これはも
とのディジタル多重信号ＤＭを４本に分離したものとな
っている。
ャンネル番号２の第３のチャンネルとを並び替える。チ
ャンネルの並び替えの結果、第２図に示す第１乃至第４
のチャンネルの信号Ｄ１〜Ｄ４が得られるが、これはも
とのディジタル多重信号ＤＭを４本に分離したものとな
っている。
本実施例において、ディジタル多重信号の分離はすべて
２本ずつの分離であるから、直接４本に分離する場合に
比べて、より高速なディジタル信号に関して分離可能と
なっている。本実施例では、ｎ ＝ ４の場合を例にし
て説明したが、異なるｎｍｎ１Ｘｎ３についても本発明
を適用できることは、明らかである。
２本ずつの分離であるから、直接４本に分離する場合に
比べて、より高速なディジタル信号に関して分離可能と
なっている。本実施例では、ｎ ＝ ４の場合を例にし
て説明したが、異なるｎｍｎ１Ｘｎ３についても本発明
を適用できることは、明らかである。
以上説明したように本発明は、高速ディジタル多重信号
の分離に有効である。
の分離に有効である。
第１図は本発明の一実施例による分離回路の構成を示す
ブロック図、第２図は第１図の回路の動作を説明するた
めのタイムチャート、第３図はビット逆順を説明する図
、第４図は従来の分離回路の構成を示すブロック図であ
る。 １０・・・入力端子、２０・・・分離回路、２１．２２
゜２３・・・分離化回路、２４・・・並替回路、３１，
３２゜３３．３４・・・チャンネル出力端子。 第２図 ｇｒ５２１Ｔ５２ ０Ｍ ＋ １１２１
ブロック図、第２図は第１図の回路の動作を説明するた
めのタイムチャート、第３図はビット逆順を説明する図
、第４図は従来の分離回路の構成を示すブロック図であ
る。 １０・・・入力端子、２０・・・分離回路、２１．２２
゜２３・・・分離化回路、２４・・・並替回路、３１，
３２゜３３．３４・・・チャンネル出力端子。 第２図 ｇｒ５２１Ｔ５２ ０Ｍ ＋ １１２１
Claims (1)
- 【特許請求の範囲】 １、第１乃至第ｎ（ｎは４以上の整数であって、且つ、
ｎ＝ｎ＿１×ｎ＿２であり、ｎ＿１及びｎ＿２はそれぞ
れ２以上の整数）のチャンネルの信号が１ビットずつｎ
時分割多重されたディジタル多重信号を入力端子より受
け、該ディジタル多重信号をｎ本の信号に分離し、この
ｎ本の分離された信号を、それぞれ前記第１乃至第ｎの
チャンネルに対応した第１乃至第ｎのチャンネル出力端
子へ出力する分離回路であって、 前記ディジタル多重信号をｎ＿１本の信号に分離し、ｎ
＿１本の第１の分離された信号を出力する第１の分離手
段と、 前記ｎ＿１本の第１の分離された信号の各々を、ｎ＿２
本の信号に分離し、ｎ＿２本の第２の分離され従って、
前記ｎ＿１個の第２の分離手段は、全体として前記ｎ本
の分離された信号を出力し、更に、前記ｎ＿１個の第２
の分離手段から出力されるｎ本の分離された信号を、前
記第１乃至第ｎのチャンネルの信号に並び替えて、それ
ぞれ前記第１乃至第ｎのチャンネル出力端子へ送出する
並替手段を有することを特徴とする分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30398888A JPH02151143A (ja) | 1988-12-02 | 1988-12-02 | 分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30398888A JPH02151143A (ja) | 1988-12-02 | 1988-12-02 | 分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02151143A true JPH02151143A (ja) | 1990-06-11 |
Family
ID=17927693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30398888A Pending JPH02151143A (ja) | 1988-12-02 | 1988-12-02 | 分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02151143A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199917A (ja) * | 1975-02-28 | 1976-09-03 | Nippon Electric Co | Tajukakairo |
| JPS59161948A (ja) * | 1983-02-25 | 1984-09-12 | ジ−メンス・アクチエンゲゼルシヤフト | 時分割多重装置 |
| JPS6346833A (ja) * | 1986-08-14 | 1988-02-27 | Nec Corp | 信号分離回路 |
-
1988
- 1988-12-02 JP JP30398888A patent/JPH02151143A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199917A (ja) * | 1975-02-28 | 1976-09-03 | Nippon Electric Co | Tajukakairo |
| JPS59161948A (ja) * | 1983-02-25 | 1984-09-12 | ジ−メンス・アクチエンゲゼルシヤフト | 時分割多重装置 |
| JPS6346833A (ja) * | 1986-08-14 | 1988-02-27 | Nec Corp | 信号分離回路 |
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