JPS6346833A - 信号分離回路 - Google Patents
信号分離回路Info
- Publication number
- JPS6346833A JPS6346833A JP19131786A JP19131786A JPS6346833A JP S6346833 A JPS6346833 A JP S6346833A JP 19131786 A JP19131786 A JP 19131786A JP 19131786 A JP19131786 A JP 19131786A JP S6346833 A JPS6346833 A JP S6346833A
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- JP
- Japan
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- order group
- series
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- circuit
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- Prior art date
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- Pending
Links
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- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル通信装置に関し、特に多重変換装
置の信号分離回路に関する。
置の信号分離回路に関する。
［］従来の技術〕
従来、この種の信号分離回路には、第３図に示すような
ものがある。この例は１系列のディジタル信号を４系列
に分離する回路である。第４図は第３図の回路の動作を
示すタイムチャートである。高次群クロック信号は分配
回路２により、フリップフロップ１１と４分周回路４に
分配される。高次群データ信号はフリップフロップ１１
およびゲート３１．３２を通して２ｎ本（第２図の例で
はｎ＝２）に分けられ、２ｎ個のフリップフロップ１２
〜１５のデータ入力となる。これらのデータ信号は、４
分周回路４により高次群クロックを２ｆｉ分周して得ら
れた低次群クロックＣＬＫ１〜ＣＬＫ４でサンプルされ
、低次群データ信号２ｎ系列に変換される。ただし、第
３図において各フリップフロップ１２〜１５に入るクロ
ック信号ＣＬＫＩ〜ＣＬＫ４には適当な遅延が与えられ
ているものとする。
ものがある。この例は１系列のディジタル信号を４系列
に分離する回路である。第４図は第３図の回路の動作を
示すタイムチャートである。高次群クロック信号は分配
回路２により、フリップフロップ１１と４分周回路４に
分配される。高次群データ信号はフリップフロップ１１
およびゲート３１．３２を通して２ｎ本（第２図の例で
はｎ＝２）に分けられ、２ｎ個のフリップフロップ１２
〜１５のデータ入力となる。これらのデータ信号は、４
分周回路４により高次群クロックを２ｆｉ分周して得ら
れた低次群クロックＣＬＫ１〜ＣＬＫ４でサンプルされ
、低次群データ信号２ｎ系列に変換される。ただし、第
３図において各フリップフロップ１２〜１５に入るクロ
ック信号ＣＬＫＩ〜ＣＬＫ４には適当な遅延が与えられ
ているものとする。
上述した従来の信号分離回路では、高次詳デー夕信号１
本を２ｎ木に分けであるため、この部分で高速動作をさ
せる論理ゲートの数が多く消費電力が大きい。また、信
号の周波数が極めて高い場合には上記の部分で波形の劣
化を生じ易い。さらに高次群データ信号を低次群クロッ
クで打ち抜くフリップフロップの部分は動作マージンが
小さく、データとクロックの位相ｙＦ４整が難しいとい
う問題点がある。
本を２ｎ木に分けであるため、この部分で高速動作をさ
せる論理ゲートの数が多く消費電力が大きい。また、信
号の周波数が極めて高い場合には上記の部分で波形の劣
化を生じ易い。さらに高次群データ信号を低次群クロッ
クで打ち抜くフリップフロップの部分は動作マージンが
小さく、データとクロックの位相ｙＦ４整が難しいとい
う問題点がある。
本発明の信号分離回路は、１系列の高次群データ信号を
、２ｎ （ｎは自然数）より小さい、２の累乗個の系列
に分離する手段を複数個用いることによって、前記高次
群データ信号を最終的に２ｎ個の系列の低次群データ信
号に分離することを特徴とする。
、２ｎ （ｎは自然数）より小さい、２の累乗個の系列
に分離する手段を複数個用いることによって、前記高次
群データ信号を最終的に２ｎ個の系列の低次群データ信
号に分離することを特徴とする。
し実施例〕
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例のブロック図である。第２図は第１
図の回路の動作を示すタイムチャートである。この例は
ｌ系列のディジタル信号を４系列に分離する回路である
。高次群クロック信号は分配回路２により、フリップフ
ロップ４１と２分周回路５１に分配される。高次群デー
タ信号は、フリップフロップ４１によりまず２に１本（
ただしに１はｎより小さな自然数とし第１図の例ではｎ
＝２．ｋｌ ＝１．）に分けられ、２に１個のフリップ
フロップ４２．４３のデータ人力となる。これらのデー
タ信号は高次群クロックを２分周回路５１により２１１
分周して得られたクロックＣＬＫ１．ＣＬＫ２で打ち抜
かれ、２ｋｌ系列のデータ信号に変換される。これら２
ｋｌ系列のデータ信号は次段のフリップフロ・・ｌプ４
ｚ１〜４７において、高次群クロックを２分周回路５
１．５２により２ｋｌ＋に２分周したタロツクＣＬ Ｋ
３〜ＣＬＫ６〈第１図の例ではに２＝１）によって、
それぞれ２に２系列のデータ信号に変換される。上記の
操作が有限回繰り返され最終的に２ｎ系列のデータ信号
に変換される。
は本発明の一実施例のブロック図である。第２図は第１
図の回路の動作を示すタイムチャートである。この例は
ｌ系列のディジタル信号を４系列に分離する回路である
。高次群クロック信号は分配回路２により、フリップフ
ロップ４１と２分周回路５１に分配される。高次群デー
タ信号は、フリップフロップ４１によりまず２に１本（
ただしに１はｎより小さな自然数とし第１図の例ではｎ
＝２．ｋｌ ＝１．）に分けられ、２に１個のフリップ
フロップ４２．４３のデータ人力となる。これらのデー
タ信号は高次群クロックを２分周回路５１により２１１
分周して得られたクロックＣＬＫ１．ＣＬＫ２で打ち抜
かれ、２ｋｌ系列のデータ信号に変換される。これら２
ｋｌ系列のデータ信号は次段のフリップフロ・・ｌプ４
ｚ１〜４７において、高次群クロックを２分周回路５
１．５２により２ｋｌ＋に２分周したタロツクＣＬ Ｋ
３〜ＣＬＫ６〈第１図の例ではに２＝１）によって、
それぞれ２に２系列のデータ信号に変換される。上記の
操作が有限回繰り返され最終的に２ｎ系列のデータ信号
に変換される。
以上説明したように本発明は、信号を段階的に分離する
ことにより、高速動作を必要とする論理ゲートの数を減
少させ消費電力を小さくできる効果がある。また、信号
の速度を落とすことによりフリップフロップの動作マー
ジンが増大し、入力部におけるデータのクロックの位相
調整が容易になるという効果がある。
ことにより、高速動作を必要とする論理ゲートの数を減
少させ消費電力を小さくできる効果がある。また、信号
の速度を落とすことによりフリップフロップの動作マー
ジンが増大し、入力部におけるデータのクロックの位相
調整が容易になるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の回路の動作を示すタイムチャート、第３図は従来例
のブロック図、第４図は第３図の回路の動作を示すタイ
ムチャートである。 ２・・分配回路、４１〜／１７・・・フリップフロップ
、５１．５２・・・２分周回路。 ４１〜４７： フ・ノック”フロ、ノフ。 ２： を斉＝フ８ ｓｔ、ｓ２： ２分固Σ語 第ｌ ロ ／ｌ〜１５ ； フソッフ゛フロ・ノフ０２ 、
力邊乞回Ｓト ４ ゛ ４今ｖＪ回路
図の回路の動作を示すタイムチャート、第３図は従来例
のブロック図、第４図は第３図の回路の動作を示すタイ
ムチャートである。 ２・・分配回路、４１〜／１７・・・フリップフロップ
、５１．５２・・・２分周回路。 ４１〜４７： フ・ノック”フロ、ノフ。 ２： を斉＝フ８ ｓｔ、ｓ２： ２分固Σ語 第ｌ ロ ／ｌ〜１５ ； フソッフ゛フロ・ノフ０２ 、
力邊乞回Ｓト ４ ゛ ４今ｖＪ回路
Claims (1)
- １系列の高次群データ信号を、２＾ｎ（ｎは自然数）よ
り小さい、２の累乗個の系列に分離する手段を複数個用
いることによって、前記高次群データ信号を最終的に２
＾ｎ個の系列の低次群データ信号に分離することを特徴
とする信号分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19131786A JPS6346833A (ja) | 1986-08-14 | 1986-08-14 | 信号分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19131786A JPS6346833A (ja) | 1986-08-14 | 1986-08-14 | 信号分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6346833A true JPS6346833A (ja) | 1988-02-27 |
Family
ID=16272545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19131786A Pending JPS6346833A (ja) | 1986-08-14 | 1986-08-14 | 信号分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6346833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028247U (ja) * | 1988-06-29 | 1990-01-19 | ||
| JPH02151143A (ja) * | 1988-12-02 | 1990-06-11 | Nec Corp | 分離回路 |
-
1986
- 1986-08-14 JP JP19131786A patent/JPS6346833A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028247U (ja) * | 1988-06-29 | 1990-01-19 | ||
| JPH02151143A (ja) * | 1988-12-02 | 1990-06-11 | Nec Corp | 分離回路 |
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