JPS62261216A - クロツク分配回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はクロック分配回路に関し、特に外部からの入力
クロック信号を複数段のバッファ回路を介して必要な各
回路へ夫々にクロック信号を分配するクロック分配回路
に関するものである。

支１五韮 従来、集積回路における内部クロック信号の分配方式は
第４図に示すようにして行われている。

すなわち、外部入力端子４０から入力される外部クロッ
ク信号を、入力バッファ４１及び内部バッファ４２．４
３＠が複数段直列及び並列接続されて構成されたバッフ
ァ回路を介して内部り１コック信号として夫々分配する
ようになっている。かかる方法では、入力バッファや内
部バッファに駆動可能制限としてのいわゆるファンアウ
ト制限があるために、内部クロック信号が接続される負
荷のファインの総和が大となればなる程、内部クロック
信１）を並列に分配するバッファの数を大としなければ
ならない。

この様に、上述した従来のクロック分配方式では、外部
クロック信号が複数段のバッファを通過して内部クロッ
ク信号として分配されるようになっているので、外部ク
ロック信号と内部クロツク信号との間には、通過するバ
ッファの段数分の遅延時間に相当する位相差が発生する
ことになる。

この位相差が大となると、集積回路から出力される信号
のなかで、内部クロックに同期して出力される信号は、
外部クロック信号を基準として遅延時間を考えると、上
記時間的ずれが大きくなればなる程その遅延時間も増大
とすることになる。

また、外部クロック信号に同期した信号を集積回路へ入
力した場合、その集積回路内では内部クロック信号を同
期クロックとしているために、入力信号を非同期信号と
して扱わなければならないことになり、逆に集積回路か
ら出力される内部クロック信号に同期した出力信号は、
外部においては外部クロック信号に同期した信号として
扱えなくなる。そのため、に、集積回路内での入力信号
の取扱いが頻雑となり、外部回路においては、非同期信
号として取扱うための回路が必要となるという欠点があ
る。

１ユ旦刀 本発明は上記従来のものの欠点を解決すべくなされたも
のであり、その目的とするところは、外部クロック信号
と集積回路内で用いられる分配された内部クロック信号
との位相差をバッファ段数に関係なく最小値とするよう
にしたクロック分配回路を提供することにある。

発明の構成 本発明によるクロック分配回路は、外部クロック信号を
入力とし遅延基本素子を複数段直列接゛続してなる遅延
回路と、前記遅延回路の任意の遅延基本素子の出力を選
択自在な選択回路と、前記選択回路にＪ：り選択された
クロック信号を複数のクロック信号系列に分配するバッ
ファ回路と、前記バッファ回路の出力クロック信号と前
記外部クロック信号との位相差が最小となるまで前記外
部クロック信号が通過する前記遅延回路における遅延素
子の段数を変化せしめるように前記選択回路を制御する
制御回路とを有することを特徴としている。

裏蓋３ 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例のブロック図である。

図において、外部クロック信号φは入力バッファ２を介
して遅延回路へ入力されており、この遅延回路はｎ（ｎ
は正の整数）個の直列接続されたバッファ素子３・１〜
３・ｎからなっている。これ等バッファ素子３・１〜３
・ｎの各出力φ２〜φ。ヤ、は夫々クロック選択回路４
へ入力されており、この選択回路４においてこれ等ｎ個
のクロック入力のうちの１つが択一的に選択されインバ
ータ５を介してクロック分配用のバッファ回路へ導入さ
れている。このバッファ回路は互いに並列とされた初段
のバッファ６・１〜６・３と、これ笠初段バッファ６・
１〜６・３の各々の出力を入力とする次段バッファ７・
１〜７・３，７・４〜７・６及び７・７〜７・９とから
なっており、各バッファ７・１〜７・９の出力Ｑ　〜Ｑ
９が図示せぬ集積回路内分配クロック信号となっている
。

遅延回路の初段バッファ３・１の出力φ２はインバータ
８により反転されて、マスクリセット付きのＤＦＦ　（
ディレイドフリップフロップ）９のクロック入力となっ
ている。このＤＦＦ９のデータ入力には当該初段バッフ
ァ３・１の出力φ２を分周器１０にて１／４分周したク
ロックａが供給されており、よってクロック信号φ２の
１／４周期を有しφ２・に同期したデユーティ５０％の
信号すがＤＦＦ９から発生される。また、分周器１０に
よる１／４分周クロック信号ａはアンドゲート１１によ
りゲートされてマスクリセット付きカウンタ１２のクロ
ック入力信Ｉ　Ｃとなっている。よって、このカウンタ
１２はクロック信号φ２の１／４周期毎にカウントアツ
プする様動作することになる。このｍビットカウント出
力ＣｏへＣ０が選択回路４のｍビット選択制御人力Ｓ。

−８Ｉｌｌとなっており、このｍビット選択制御入力が
°“１パずつ歩進される毎に、初段クロック信号φ２か
ら始まり順次φ　、φ　、・・・と選択する様選沢回路
４は構成されている。

バッファ回路の出力の１つである例えば分配クロック信
号Ｑ９　（バッファ７・９の出力）がインバータ１６に
より反転されて（信号ｄ）ナンドゲ−ト１３の入力とな
り、このナントゲート１３及びアンドゲート１４を介し
てＤＦＦＩ　５のデータ人力ｅとなっている。すなわち
、バッファ回路の出力の１つＱ９が３つのゲート１３．
１４及び１６を介しＴ（ｄ、Ｑ及びｅ）ＤＦＦｌ　５の
データ入力とされており、このＤＦＦｌ５のクロック入
力であるφ１の立上りエツジにてこのデータ入力ｅをサ
ンプリングして取り込むようになっている。

こうすることにより、クロック信号φ１とバッファ回路
のクロック出力Ｑ９とが位相比較されるのである。

このＤＦＦｌ５による位相比較出力ｆはアンドゲート１
４のゲート信号とされていると共にアンドゲート１１の
ゲート信号ともされている。すなわち、ＤＦＦＩ　５の
位相比較出力でか高レベルの間（φ　と０９との位相差
が大きい場合に相当）にはアンドゲート１１及び１４は
共に開となっており、よってカウンター２の歩進動作ひ
いては選択回路４の選択切替動作が続行されていると共
に、ＤＦＦｌ　５による位相比較動作も続行されている
ことになる。、ＤＦＦｌ　５の位相比較出力ｆが低レベ
ルになると（φ１と０９との位相差が最小となると）、
アンドゲート１１及び１４は共に閉となって選択回路４
はそのときの選択状態を以後維持することになる。

ナントゲート１３のゲート信号としては０ＦＦ９の出力
すが供給されており、この信号すはφ２に同期した１／
４クロック周期を有する信号となっているので、ＤＦＦ
ｌ５は１／４クロック周期毎に位相比較動作を行うこと
になる。尚、ＤＦＦｌ５はマスタセット付きのＤＦＦと
されているものとする。

第２図は第１図のブロックの各部信号波形を示すもので
あり、両図を参照しつつ本発明の実施例の動作につき詳
述する。先ず、イニシャライズ信号Ｒが高レベルとなり
、ＤＦＦ９及びカウンタ１２がマスタリセットされ、Ｄ
ＦＦｌ　５がマスタセットされる。次に、イニシャライ
ズ信号が低レベルになると、ＤＦＦ９に入力されている
１／４分周器１０の出力信号ａによりクロック会２に同
期したタイミング信号すがＤＦＦ９から出力され始める
。また、開状態にあるゲート１１により１／４分周クロ
ック信号ａがカウンタ１２ヘクロツタ信号Ｃとして供給
されるから、この信号ａの立上りエツジ毎にカウンタ１
２は値Ｏから１づつカウントアツプする。よって、選択
回路４はバッファ３・１〜３・ｎの各出力クロックφ２
〜φ。＋１を順次選択出力していくことになる。

こうして選択されたクロック信号のバッファ回路を経た
出力の１つＱ９がインバータ１６．ナントゲート１３及
びアンドゲート１４を介してＤＦＦｌ５のデータ人力ｅ
となっており、このデータ人力ｅがクロック入力である
φ１の立上りエツジにてサンプリングされて位相比較が
行われる。この過程において、ＤＦＦｌ　５が一度低レ
ベルをサンプリングすると、その出力ｆはアンドゲート
１４を介してフィードバックされるので、このＤＦＦｌ
５の出力ｆはその後低レベルを維持する。また、カウン
タ１２のカウントクロック信号ｆにより低レベルに保持
されるので、以後カウンター２はカウント動作を停止し
、選択回路４はそのときのバッファ出力φ、（ｉ＝２〜
ｎ＋１〉を以隨出■ 力し続けることになる。

第３図は、選択回路４がバッファ３・１〜３・ｎの各出
力φ　〜φ。＋１を順次選択していく過程におけるＤＦ
Ｆｌ　５のクロック人力φ１とデータ入力ｅすなわちク
ロック信号Ｑ９との位相関係を示す図である。第３図に
おけるデータ人力ｅの■及び■は選択回路４が夫々φ　
、φ　を選択しているときを示し、時間Ｔはバッファ３
・２の１段分で発生する遅延時間である。このとぎ、Ｃ
Ｌｌ　。

Ｃ１０、Ｃ１０で示す各エツジではＤＦＦｌ５は高レベ
ルをサンプリングしており、φ　とＱ９との位相差が最
小ではないことを示している。

次に、データ人力ｅの■は、選択回路４がφ４〜φ、＋
１を順次選択していぎＣＬｌ　、Ｃ１０、Ｃ１０の各エ
ツジで低レベルをサンプリングした場合を示しており、
■の状態から■の状態への途中の信号ｅの遅延による位
相変化の過程は省略している。ここで、φ１と信号ｅと
の位相差はＤＦＦ１５の低レベルホールドタイムＴ１１
であり、インバーター６、ナントゲート１３．アンドゲ
ート１４による遅延時間をＴ、とすると、ＴＨ＃Ｔ、と
なる様にしておけば、クロック信号φ　と０９との時間
的ずれはほぼなくなることになる。

従って、外部クロック信号φと０９との時間的ずれは、
入力バッファ２の遅延時間のみとなるが、集積回路内で
は一般に入力バッファを通った後の信号を用いる必要が
あるので、これが時間的ずれの最小値となるのである。

こうすることにより、外部クロック信号φとクロック分
配用のバッファ回路を経た信号Ｑ９どの位相差が最小と
なったときに自動的にこれを検出して、以後この状態で
クロック信号の分配を行うものであるから、外部クロッ
ク信号に略同期した分配クロックを得ることが可能とな
る。

尚、位相比較するための回路例は第１図の例に限定され
ることなく種々の変形が可能であることは明らかである
。

＆ＪＪυ匪工 以上説明したように、本発明によれば、外部クロック信
号と集積回路内部で用いられる内部クロック信号との位
相差を、内部クロック信号を分配するために用いられる
複数段並列接続されるバッファの段数に関係なく自動的
に同一最小値にすることにより、集積回路から外部クロ
ック信号に同期して出力される信号の遅延時間を小さく
することができるという効果がある。よって外部クロッ
ク信号に同期して入力される信号を集積回路内で内部ク
ロック信号と同期した信号として取扱うことかでき、ま
た内部クロック信号に同期して出力される信号を外部で
外部クロック信号と同期した信号として取扱うことがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図及び第３
図は第１図のブロックの動作を示すタイミングヂャート
、第４図は従来技術を説明するクロック分配回路の例を
示す図である。 主要部分の符号の説明 ３・１〜３・ｎ・・・・・・バッファ ４・・・・・・選択回路 ９、１５・・・・・・ＤＦＦ １２・・・・・・カウンタ

Claims (1)

【特許請求の範囲】
1. 外部クロック信号を入力とし遅延基本素子を複数段直列
   接続してなる遅延回路と、前記遅延回路の任意の遅延基
   本素子の出力を選択自在な選択回路と、前記選択回路に
   より選択されたクロック信号を複数のクロック信号系列
   に分配するバッファ回路と、前記バッファ回路の出力ク
   ロック信号と前記外部クロック信号との位相差が最小と
   なるまで前記外部クロック信号が通過する前記遅延回路
   における遅延素子の段数を変化せしめるように前記選択
   回路を制御する制御回路とを有することを特徴とするク
   ロック分配回路。