DE4412419C2

DE4412419C2 - Phase-Locked-Schaltung und integrierte Schaltungseinrichtung

Info

Publication number: DE4412419C2
Application number: DE4412419A
Authority: DE
Inventors: Makoto Hatakenaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-04-13
Filing date: 1994-04-11
Publication date: 1998-07-02
Anticipated expiration: 2014-04-12
Also published as: DE4412419A1; JP3247190B2; JPH06301441A; KR0128674B1; US5539344A

Description

Die vorliegende Erfindung betrifft Phase-Locked-Schal tungen bzw. Phasensynchronschaltungen oder Phasenregelschaltung und eine die Phase-Locked- Schaltung bzw. die Phasensynchronschaltung enthaltende integrierte Schaltungseinrichtung.

Es wird Bezug genommen auf die Schwierigkeit bei der Datenübertragung und beim Datenempfang infolge der Ausbreitungsverzögerungszeit im Digitaldaten-Verarbei tungssystem. Insbesondere stellt die bei den Taktsignalen in den integrierten Schaltungen auftretende Ausbreitungs verzögerungszeit ein wesentliches Problem dar. Ein Zyklus eines Taktsignals beträgt etwa 25 ns bei 40 MHz. In integrierten Schaltungen werden eingegebene externe Takt signale im allgemeinen in den integrierten Schaltungen als interne Taktsignale verteilt, nachdem sie durch einen Eingangspuffer und eine Mehrzahl von parallelgeschalteten internen Puffern gelaufen sind. Die Mehrzahl von Stufen der Puffer ist erforderlich, da es eine Begrenzung in der Treibfähigkeit für die nächste Stufe des Puffers gibt.

In diesem Fall läuft das externe Taktsignal durch die Mehrfachstufen der Puffer, so daß die Ausbreitungsver zögerungszeit zwischen dem internen Taktsignal und dem externen Taktsignal auftritt. Beispielsweise wird eine Verzögerung um etwa 1-2 ns hervorgerufen, wenn es durch den Eingangspuffer läuft. Nun wird der Fall angenommen, daß die aus der ersten integrierten Schaltungsgruppe in Synchronisation mit dem externen Taktsignal ausgegebenen Daten in Synchronisation mit dem externen Taktsignal an der zweiten integrierten Schaltung gewonnen werden.

Fig. 29 stellt ein Schaltbild dar, welches eine her kömmliche integrierte Schaltung zeigt. In der Figur be zeichnet 2 eine integrierte Schaltung, 3 bezeichnet eine in der integrierten Schaltung 2 vorgesehene Logikschal tung, 4 bezeichnet eine in der Logikschaltung 3 vorge sehene sequentielle Schaltung, 5 bezeichnet einen Takt eingangsanschluß zum Empfangen eines Taktsignals CK1, welches in die integrierte Schaltung 2 von außen einge geben wird, 6 bezeichnet einen Dateneingangsanschluß zum Empfangen von Eingangsdaten DI1, welche in die integrierte Schaltung 2 von außen eingegeben werden, 7 bezeichnet einen Datenausgangsanschluß zum externen Ausgeben der in der integrierten Schaltung 2 verarbei teten Daten, Bu1 bezeichnet einen Puffer, dessen Ein gangsende mit dem Takteingangsanschluß 5 verbunden ist, um das von außen in die integrierte Schaltung 2 einge gebene Taktsignal CK1 zu gewinnen, Bu2 bezeichnet einen Puffer, dessen Eingangsende mit dem Dateneingangsanschluß 6 verbunden ist, um die von außen in die integrierte Schaltung 2 eingegebenen Eingangsdaten DI1 zu gewinnen, Bu3 bezeichnet einen in der Logikschaltung 3 vorgesehenen Hauptpuffer, dessen Eingangsende mit einem Ausgangsende des Puffers Bu1 verbunden ist, zum Zuführen des Takt signals zur sequentiellen Schaltung 4, Bu4 bis Bu6 bezeichnen Puffer, deren Eingangsenden mit dem Ausgangs ende des Puffers Bu3 verbunden sind und deren Ausgangs enden mit der sequentiellen Schaltung 4 zum direkten Zuführen des Taktsignals CK1 zur sequentiellen Schaltung 4 verbunden sind, 8 bezeichnet einen Taktpuffer, welcher die Puffer Bu3 bis Bu6 umfaßt, und Bu7 bezeichnet einen Puffer, dessen Eingangsende mit der sequentiellen Schaltung 4 verbunden ist und dessen Ausgangsende mit dem Datenausgangsanschluß 7 verbunden ist, zum Ausgeben der in der sequentiellen Schaltung 4 verarbeiteten Daten DO1 nach draußen.

Nun wird ein aus dem Puffer Bu1 ausgegebenes Signal mit SBu1 dargestellt, ein aus dem Puffer Bu2 ausgegebenes Signal wird mit SBu2 dargestellt, ein aus dem Puffer Bu4 ausgegebenes Signal wird mit SBu4 dargestellt, und ein aus der sequentiellen Schaltung 4 ausgegebenes Signal wird mit S4 dargestellt.

Nachstehend wird der Betrieb der in Fig. 29 gezeigten integrierten Schaltung 2 unter Bezugnahme auf Fig. 30 beschrieben werden. Die Eingangsdaten DI1 werden aus dem Dateneingangsanschluß 6 in Synchronisation mit dem am Takteingangsanschluß 5 eingegebenen Taktsignal CK1 einge geben. Die Eingangsdaten DI1 umfassen eine Mehrzahl von Daten, wie beispielsweise DataA1, DataA2 und DataA3, welche nacheinander eingegeben werden.

Das eingegebene Taktsignal CK1 wird in die integrierte Schaltung 2 durch den Puffer Bu1 hindurch eingeleitet. Das heißt, der Puffer Bu1 gibt das Signal SBu1 in die integrierte Schaltung 2 aus. Das Signal SBu1 weist eine Verzögerung um eine bestimmte Zeit Δt1 auf, welche im Puffer Bu1 bezüglich des Taktsignals CK1 hinzugefügt wird. Ferner gibt der Taktpuffer 8, der das Signal SBu1 empfängt, welches ein Ausgang des Puffers Bu1 ist, schließlich das Signal SBu4 und dergleichen aus den Puffern Bu4 bis Bu6 an die sequentielle Schaltung 4 aus. Zu dieser Zeit weist zum Beispiel das Signal SBu4 eine Verzögerung um eine bestimmte Zeit Δt2 bezüglich des Signals SBu1 auf. Die Verzögerungszeit Δt2 ist die Signalverzögerung im Puffer Bu3 und im Puffer Bu4.

Andererseits werden die eingegebenen Eingangsdaten DI1 durch den Puffer Bu2 in die integrierte Schaltung 2 geleitet. Das heißt, der Puffer Bu2 gibt das Signal SBu2 in die integrierte Schaltung 2 aus. Das Signal SBu2 weist eine Verzögerung um eine bestimmte Zeit auf, welche im Puffer Bu2 bezüglich des Taktsignals CK1 hinzugefügt wird.

Nun werden die ersten Übergänge des Taktsignals CK1 für jeden Takt mit CK1-₁, CK1-₂ und CK1-₃ aufeinanderfolgend dargestellt. Die Daten DataA1 werden beim ersten Übergang (CK1-₁) des Signals SBu4 dem ersten Übergang CK1-₁ des Taktsignals CK1 entsprechend in die sequentielle Schal tung 4 geleitet und verarbeitet.

Dann werden die in der sequentiellen Schaltung 4 ver arbeiteten Daten zum Puffer Bu7 als Signal S4 ausgegeben, welches mit dem Signal SBu4 synchron ist. Das Ausgabe- Timing des Signals S4 weist eine Verzögerung um eine bestimmte Zeit Δt3 bezüglich des Signals SBu4 auf. Infol ge der Verzögerung im Puffer Bu7 sind die aus dem Daten ausgangsanschluß 7 ausgegebenen Ausgangsdaten DO1 um eine bestimmte Zeit Δt4 bezüglich des Signals S4 weiter ver zögert.

Nachstehend werden die Beziehungen zwischen jedem Takt signal, den Eingangsdaten und den Ausgangsdaten in demjenigen Fall unter Verwendung von Fig. 31 beschrieben werden, daß eine Mehrzahl von vorstehend beschriebenen integrierten Schaltungen verbunden ist. In Fig. 31 bezeichnet 1 eine Taktoszillationsschaltung zum Ausgeben eines Signals CK, 2 bezeichnet eine Schaltung mit einer zur in Fig. 29 dargestellten integrierten Schaltung 2 äquivalenten Funktion, und 9 sowie 16 bezeichnen Schal tungen mit sequentiellen Schaltungen. In Fig. 31 bezeichnen die gleichen Bezugszeichen wie diejenigen in Fig. 29 die entsprechenden Teile in Fig. 29.

In der Figur bezeichnen 11 und 18 sequentielle Schal tungen, die in den integrierten Schaltungen 9 und 16 entsprechend vorgesehen sind, 12 und 19 bezeichnen Takteingangsanschlüsse, welche Taktsignale CK2 und CK3 empfangen, die in die integrierten Schaltungen 9 und 16 von außen entsprechend eingegeben werden, 13 bezeichnet einen Dateneingangsanschluß, welcher Eingangsdaten DI2 empfängt, die in die integrierte Schaltung 9 von außen eingegeben werden, 20 und 21 bezeichnen Dateneingangs anschlüsse, welche Eingangsdaten empfangen, die in die integrierte Schaltung 16 von außen eingegeben werden, 14 und 22 bezeichnen Datenausgangsanschlüsse zum Ausgeben von in den integrierten Schaltungen 9 und 16 verarbei teten Daten nach draußen, Bu8 und Bu15 bezeichnen Puffer, dessen Eingangsenden mit den Takteingangsanschlüssen 12 und 19 verbunden sind, um die Taktsignale CK2 und CK3 zu gewinnen, welche von außen in die integrierten Schal tungen 9 und 16 eingegeben werden, Bu9 bezeichnet einen Puffer, dessen Eingangsende mit dem Dateneingangsanschluß 13 verbunden ist, um die von außen in die integrierte Schaltung 9 eingegebenen Eingangsdaten DI2 zu gewinnen, Bu16 und Bu17 bezeichnen Puffer, dessen Eingangsenden mit den Dateneingangsanschlüssen 20 und 21 entsprechend verbunden sind, um die von außen in die integrierte Schaltung 16 entsprechend eingegebenen Eingangsdaten zu gewinnen, Bu10 und Bu18 bezeichnen in den integrierten Schaltungen 9 und 16 entsprechend vorgesehene Haupt puffer, dessen Eingangsenden mit den Ausgangsenden der Puffer Bu8 und Bu15 zum Zuführen der Taktsignale zu den entsprechenden sequentiellen Schaltungen 11 und 18 verbunden sind, Bu11 bis Bu13 sowie Bu19 bis Bu21 bezeichnen entsprechende Puffer, deren Eingangsenden mit den Ausgangsanschlüssen der Puffer Bu10 und Bu18 verbunden sind und deren Ausgangsenden mit den sequentiellen Schaltungen 11 und 18 zum direkten Zuführen der Taktsignale zu den sequentiellen Schaltungen 11 und 18 verbunden sind, 15 und 23 bezeichnen entsprechende Taktpuffer, welche die Puffer Bu10 bis Bu13 und die Puffer Bu18 bis Bu21 umfassen, Bu14 bezeichnet einen Puffer, dessen Eingangsende mit der sequentiellen Schal tung 11 verbunden ist und dessen Ausgangsende mit dem Datenausgangsanschluß 14 verbunden ist, um die in der sequentiellen Schaltung 11 verarbeiteten Ausgangsdaten DO2 aus der integrierten Schaltung 9 nach draußen auszu geben, und 22 bezeichnet einen Datenausgangsanschluß, dessen Eingangsende mit der sequentiellen Schaltung 18 durch einen Puffer verbunden ist, zum Ausgeben von in der sequentiellen Schaltung 18 verarbeiteten Ausgangsdaten DO3 aus der integrierten Schaltung 16 nach draußen.

Ein aus dem Puffer Bu8 ausgegebenes Signal wird mit SBu8 dargestellt, und ein aus dem Puffer Bu11 ausgegebenes Signal wird mit SBu11 dargestellt. Ferner werden aus den Puffern Bu16 und Bu17 ausgegebene Signale entsprechend mit SBu16 und SBu17 dargestellt, und ein aus dem Puffer Bu19 ausgegebenes Signal wird mit SBu19 dargestellt.

Nun bilden die integrierte Schaltung 2 und die integrierte Schaltung 9 die erste integrierte Schaltungs gruppe. Die integrierte Schaltung 16 ist die zweite integrierte Schaltung. Die integrierte Schaltung 2 empfängt die Eingangsdaten DI1 aus dem Dateneingangs anschluß 6 in Synchronisation mit dem Taktsignal CK1, welches dem Takteingangsanschluß 5 von außen zugeführt wird, verarbeitet die Daten in der sequentiellen Schal tung 4 und gibt die in der sequentiellen Schaltung 4 er zeugten Ausgangsdaten DO1 aus dem Datenausgangsanschluß 7 nach draußen aus. Die integrierte Schaltung 9 leitet die Eingangsdaten DI2 aus dem Dateneingangsanschluß 13 in die sequentielle Schaltung 11 in Synchronisation mit dem Taktsignal CK2, das dem Takteingangsanschluß 12 von außen zugeführt wird, verarbeitet die Daten in der sequentiellen Schaltung 11 und gibt die in der sequentiellen Schaltung 11 erzeugten Ausgangsdaten DO2 aus dem Datenausgangsanschluß 14 nach draußen aus. Die Taktsignale CK1 und CK2 unterscheiden sich von dem aus der Taktoszillationsschaltung 1 ausgegebenen Taktsignal CK, da die Impulsformen verwaschen werden und leichte Verzögerungen während der Ausbreitung auftreten, jedoch werden sie als gleiche Signale wie das Taktsignal CK behandelt, da die Unterschiede sehr gering sind.

Bei der integrierten Schaltung 16 ist der Dateneingangs anschluß 21 mit dem Datenausgangsanschluß 7 der integrierten Schaltung 2 verbunden und der Datenein gangsanschluß 20 mit dem Datenausgangsanschluß 14 der integrierten Schaltung 9 verbunden. Die integrierte Schaltung 16 empfängt die in der entsprechenden integrierten Schaltung 2 und der integrierten Schaltung 9 verarbeiteten Daten DO1 und DO2 als Eingangsdaten aus dem entsprechenden Dateneingangsanschluß 21 und dem Dateneingangsanschluß 20. Die eingegebenen Daten DO1 und DO2 werden in die sequentielle Schaltung 18 als Signale SBu17 und SBu16 durch den entsprechenden Puffer Bu17 und den Puffer Bu16 eingegeben. Die sequentielle Schaltung 18 wird durch das Signal SBu19 getrieben, um die einge gebenen Signale SBu16 und SBu17 zu verarbeiten.

Die Betriebsweisen der vorstehend beschriebenen integrierten Schaltung 2, der integrierten Schaltung 9 und der integrierten Schaltung 16 sind in Fig. 32 darge stellt. In der sequentiellen Schaltung 4 der integrierten Schaltung 2 werden die Eingangsdaten DI1, welche die aus dem Dateneingangsanschluß 6 eingegebenen Daten DataA11, DataA12 und DataA13 und dergleichen umfassen, in Synchronisation mit dem Signal SBu4 verarbeitet und die Ausgangsdaten DO1, welche die erzeugten Daten DataB9, DataB10 und DataB11 und dergleichen umfassen, in Synchronisation mit dem Signal SBu4 aus dem Daten ausgangsanschluß 7 ausgegeben. Das Signal SBu4 weist eine Verzögerung um eine bestimmte Zeit Δt10 bezüglich eines ersten Übergangs des Taktsignals CK auf. Die Verzögerung wird im Puffer Bu1 und im Taktpuffer 8 verursacht. Das Timing, mit welchem entsprechende Daten der Ausgangsdaten DO1 ausgegeben werden, verzögert sich bezüglich der ersten Übergänge des Signals SBu4 infolge der Verarbei tung in der sequentiellen Schaltung 4 und infolge des Durchlaufens durch den Puffer Bu7. Folglich werden die Ausgangsdaten DO1 um eine bestimmte Zeit Δt11 gegenüber dem Taktsignal CK verzögert.

Ahnlich werden in der sequentiellen Schaltung 11 der integrierten Schaltung 9 die aus dem Dateneingangsan schluß 13 eingegebenen Eingangsdaten DI2 in Synchroni sation mit dem Signal SBu11 verarbeitet und die erzeugten Ausgangsdaten DO2 aus dem Datenausgangsanschluß 14 in Synchronisation mit dem Signal SBu11 ausgegeben. Das Timing, mit welchem das Signal SBu11 ausgegeben wird, weist eine Verzögerung um eine bestimmte Zeit Δt12 bezüglich des ersten Übergangs des Taktsignals CK auf. Die Verzögerung findet im Puffer Bu8 und im Taktpuffer 15 statt. Nachdem die Ausgangsdaten DO2 in der sequentiellen Schaltung 11 verarbeitet worden sind und durch den Puffer Bu14 gelaufen sind, werden sie aus der integrierten Schaltung 9 mit dem Timing ausgegeben, welches gegenüber dem ersten Übergang des Signals SBu11 verzögert ist. Folglich ist das Timing, mit welchem die Ausgangsdaten DO2 ausgegeben werden, um eine bestimmte Zeit Δt13 bezüglich des ersten Übergangs des Taktsignals CK ver zögert.

Die Ausgangsdaten DO1 und die Ausgangsdaten DO2, welche in die Dateneingangsanschlüsse 20 und 21 der integrierten Schaltung 16 aus den sequentiellen Schaltungen 4 und 11 eingegeben werden, werden zur sequentiellen Schaltung 18 durch den Puffer Bu17 und den Puffer Bu16 übertragen, so daß sie weiter um eine bestimmte Zeit verzögert sind, wenn sie bei der sequentiellen Schaltung 18 ankommen. Das aus der sequentiellen Schaltung 11 in die sequentielle Schaltung 18 eingegebene Signal SBu16 ist mit der Verzögerung im Taktpuffer 15, in der sequentiellen Schal tung 11 und in den Puffern Bu8, Bu14 und Bu16 beauf schlagt und um eine bestimmte Zeit Δt15 bezüglich des ersten Übergangs des Taktsignals CK verzögert. Ferner wird das aus der sequentiellen Schaltung 4 in die sequentielle Schaltung 18 eingegebene Signal SBu17 mit der Verzögerung im Taktpuffer 8, in der sequentiellen Schaltung 4 und in den Puffern Bu1, Bu7 und Bu17 beaufschlagt und ist daher um eine bestimmte Zeit Δt14 bezüglich des ersten Übergangs des Taktsignals CK verzögert. Da sich nun die Verzögerungszeiten Δt15 und Δt14 der in die sequentielle Schaltung 18 eingegebenen Signale SBu16 und SBu17 unterscheiden, wird der Bereich beschränkt, in welchem eine Schwankung des Timings des internen Taktsignals (des Signals SBu19) zum Gewinnen und Verarbeiten der Signale SBu16 und SBu17 in der sequentiellen Schaltung 18 gestattet werden kann, was die Datenübertragung/den Datenempfang kompliziert. Ferner ist die Verarbeitungsgeschwindigkeit der integrierten Schal tung 16 klein, da die Datenverarbeitung und dergleichen mit der Verzerrung zwischen den Signalen SBu16 und SBu17 ausgeführt wird, was Schwierigkeiten beim Vergrößern der Geschwindigkeit hervorruft.

Insbesondere bei der Hochgeschwindigkeits-Datenüber tragung, bei welcher die Periode eines externen Takt zyklus etwa ebensogroß wie das Niveau der Ausbreitungs verzögerungszeiten ist, besteht das Erfordernis, die Ausbreitungsverzögerungszeit zwischen dem internen Taktsignal und dem externen Taktsignal zu eliminieren, um eine Phasendifferenz als erstes Maß für ein exaktes Übertragen und Empfangen von Daten zu eliminieren.

Beispielsweise existiert die in der offengelegten Japanischen Patentschrift Nr. 62-261216 offenbarte Takt verteilungsschaltung. Dieses Beispiel weist eine Phase- Locked-Schaltung auf, welche umfaßt: eine Verzögerungs schaltung mit externen Taktsignalen als Eingang und mit einer Mehrzahl von in Reihe geschalteten Verzögerungs elementen, eine Auswahlschaltung zum sequentiellen Aus wählen entsprechender Abnahmeausgänge der Verzögerungs schaltung, welche dem Ausgang eines Zählers entsprechen, eine Pufferschaltung zum Verteilen von durch die Auswahl schaltung ausgewählten Taktsignalen und eine Steuer schaltung zum Hochzählen eines Wertes des Zählers, wenn eine Phasendifferenz zwischen dem Pufferschaltungs- Ausgang und dem externen Taktsignal vorhanden ist.

In der integrierten Schaltung mit der darin vorgesehenen Phase-Locked-Schaltung nimmt der durch den Zähler gezähl te Wert solange zu, bis die Phase des Pufferschaltungs- Ausgangs, d. h. des internen Taktsignals, mit dem externen Taktsignal übereinstimmt, wenn die Phase des internen Taktsignals nacheilt, und die Zähloperation wird gestoppt, wenn der externe Takt und der interne Takt phasenmäßig übereinstimmen, um die Phase des internen Taktsignals zu bestimmen.

Der Aufbau weist einige Schwachpunkte auf, so ist beispielsweise die Arbeitsgeschwindigkeit des Zählers klein, da eine Schaltung zum Codieren des Zählerausgangs und zum Auswählen der Ausgänge aus den Abnahmestellen benötigt wird, so daß er zum Erhöhen der Arbeitsge schwindigkeit und zum Miniaturisieren der Schaltungen nicht geeignet ist.

Ferner ist in der integrierten Schaltung, welche die in der offengelegten Japanischen Patentschrift Nr. 62-26126 offenbarte Taktverteilungsschaltung verwendet, die Phasendifferenz des externen Taktsignals und des internen Taktsignals klein gehalten, so daß die im Taktpuffer verursachte Ausbreitungsverzögerungszeit für die exakte Datenübertragung und den exakten Datenempfang vernach lässigt werden kann, jedoch kann in diesem Fall die Ausbreitungsverzögerungszeit in der sequentiellen Schaltung, im Ausgangspuffer und dergleichen, um welche die Ausgangsdaten beaufschlagt werden, dennoch nicht beseitigt werden.

In den herkömmlichen integrierten Schaltungseinrichtungen mit derartigem vorstehend beschriebenen Aufbau hat ein Problem darin bestanden, daß die für die in der integrierten Schaltung vorgesehene Phase-Locked-Schaltung erforderliche Zeit zum Bestimmen der Phase des internen Takts groß ist, so daß es schwierig gewesen ist, Daten mit miteinander verbundenen integrierten Schaltungen zu übertragen und zu empfangen, welche Hochgeschwindigkeits- Datenverarbeitungen durchführen.

Ferner weist das Ausgabe-Timing der aus den integrierten Schaltungen 2, 9, 16 ausgegebenen Daten eine erheblich große Verzögerungszeit gegenüber einem ersten Übergang des den integrierten Schaltungen 2, 9, 16 zugeführten Taktsignals CK auf, und die Verzerrungen unterscheiden sich in den entsprechenden integrierten Schaltungen 2 und 9. Folglich bestanden die Probleme darin, daß die Daten übertragung und der Datenempfang kompliziert sind und daß die Verarbeitungsgeschwindigkeit der die Daten empfangenden und verarbeitenden integrierten Schaltung 16 klein ist, so daß keine Hochgeschwindigkeits-Datenver arbeitung ermöglicht wird.

Aus der DE 38 18 089 (A1) ist eine Anordnung zur Synchronisierung der Phase von Taktimpulsen bekannt. Hier wird ein erstes 75 Hz Taktsignal einer Phasenregelschaltung zugeführt, der weiterhin ein zweites 75 Hz Taktsignal zugeführt wird, welches durch eine Frequenzteilerschaltung erzeugt wird. Ein am Ausgang der Phasenregelschaltung ausgegebenes Ausgangssignal wird zur Steuerung der Erzeugung eines dritten Taktsignals durch einen Taktsignalerzeuger verwendet. Dieses dritte Taktsignal wird zur Erzeugung des zweiten Taktsignals verwendet. Übersteigt nun eine Phasendifferenz zwischen dem ersten und dem zweiten Taktsignal den zulässigen Steuerbereich des Taktsignalerzeugers so verändert eine Steuerschaltung SE das durch den Taktsignalerzeuger erzeugte dritte Taktsignal solange, bis sich diese Phasendifferenz wieder innerhalb des Steuerbereichs befindet.

Aus der US 4 868 522 ist eine Schaltungsanordnung bekannt, in der eine Verzögerungsschaltung automatisch die Laufzeitverzögerung von Taktsignalen ausgleicht, die durch einen Takterzeuger erzeugt und an verschiedene Empfängereinrichtungen verteilt werden, so daß diese Empfängereinrichtungen zusammen getaktet werden.

Aus der US 4 775 704 ist eine automatische Taktentzerrung für eine Mehrzahl von Platinen eines Datenverarbeitungssystems bekannt.

Aus Johnson, "A Variable Line Phase Locked Loop for CPU- Coprozessor Synchronisation", IEEE, Jour. of Solid-State Circuits, Vol. 23, No. 5, 1988, p. 1218-1223 ist eine Vorrichtung bekannt, in der durch eine Phasenregelschaltung Buskonflikte zwischen einem CPU Chip und seinem mathematischen (floating-point) Co-Prozessor FPU verhindert werden. Insbesondere wird hier die Anpassung eines externen Taktgebers der CPU an einen externen Taktgeber des FPU durch eine Phasenregelschaltung offenbart, so daß die Ausgabezeiten der CPU und des FPU zusammenfallen.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine integrierte Schaltungseinrichtung anzugeben, bei der die Phase von aus einer integrierten Schaltung ausgegebenen Daten in Übereinstimmung mit der Phase des der integrierten Schaltung zugeführten Takts gebracht wird.

Diese Aufgabe wird durch eine integrierte Schaltungseinrichtung nach den Patentansprüchen 1, 16 bzw. 19 gelöst.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Gemäß dem ersten Aspekt der vorliegenden Erfindung kann die Phasenregelschaltung (im folgenden Phase-Locked-Schaltung) den Takt zum Treiben der sequentiellen Schaltung zuführen, während die Phase des Taktsignals zum Treiben der sequentiellen Schaltung ge steuert wird, derart daß sich die Phase des Ausgangs signals der sequentiellen Schaltung an die Phase des Referenz-Taktsignals durch Vergleichen zum Beispiel des durch die Rückkopplungseinrichtung eingegebenen Aus gangssignals der sequentiellen Schaltung mit dem Referenz-Taktsignal annähert. Da sich die Phase des aus der sequentiellen Schaltung ausgegebenen Ausgangssignals nahe der Phase des Referenz-Taktsignals befindet, kann es folglich durch Verarbeitung des Ausgangssignals der sequentiellen Schaltung gemäß dem Referenz-Taktsignal in der integrierten Schaltung in der integrierten Schaltungseinrichtung an die Hochgeschwindigkeits- Signalverarbeitung angepaßt werden.

Gemäß dem ersten Aspekt der vorliegenden Erfindung umfaßt die integrierte Schaltung die Rückkopplungseinrichtung zum Rückkoppeln des Ausgangssignals der sequentiellen Schaltung und die mit der Rückkopplungseinrichtung verbundene Phase-Locked-Schaltung, um das Ausgangssignal der sequentiellen Schaltung zu empfangen, und ferner zum Empfangen des Referenz-Taktsignals, um die Phase des die sequentielle Schaltung treibenden Taktsignals zu steuern, so daß sich die Phase des Ausgangssignals der sequentiellen Schaltung an die Phase des Referenz-Takt signals zum Versorgen der sequentiellen Schaltung mit dem die sequentielle Schaltung treibenden Taktsignal annähert, so daß die Verzögerung, die auftritt, wenn das Ausgangssignal der sequentiellen Schaltung ausgegeben wird, bezüglich des Referenzsignals verkleinert werden kann, was bewirkt, daß die Phasensynchronisation mit hohem Freiheitsgrad erhalten werden kann, um die Arbeits geschwindigkeit der integrierten Schaltungseinrichtung zu vergrößern.

Gemäß dem zweiten Aspekt der vorliegenden Erfindung um faßt die Phase-Locked-Schaltung in der integrierten Schaltungseinrichtung vorzugsweise: eine Verzögerungs schaltung mit einer Mehrzahl von Stufen von in Reihe geschalteten Verzögerungselementen, einem Taktsignal- Eingangsanschluß, welcher mit einem Eingangsende der ersten Stufe des Verzögerungselements verbunden ist und an welchem das Referenz-Taktsignal eingegeben wird, und mit einer Mehrzahl von Verzögerungs-Taktausgangsan schlüssen, die mit entsprechenden Ausgangsenden der Mehrzahl von Verzögerungselementen verbunden sind, eine Auswahlschaltung mit einer Mehrzahl von Takteingangs anschlüssen, die mit entsprechenden Anschlüssen der Mehrzahl von Verzögerungs-Taktausgangsanschlüssen der Verzögerungsschaltung entsprechend verbunden sind, mit einem Ausgangsanschluß und einem ersten und einem zweiten Steueranschluß zum Auswählen eines beliebigen Taktsignals aus der Mehrzahl von Taktsignalen, die aus den Verzögerungs-Takteingangsanschlüssen gemäß den am ersten und zweiten Steueranschluß eingegebenen Signalen eingegeben werden, um das Signal an die sequentielle Schaltung aus dem Ausgangsanschluß aus zugeben, und eine Phasenvergleichsschaltung mit einem ersten Eingangsan schluß, welcher mit der Rückkopplungseinrichtung verbun den ist und an welchem das Ausgangssignal der sequentiellen Schaltung eingegeben wird, mit einem zweiten Eingangsanschluß, welcher das Referenz-Taktsignal aus dem Taktsignal-Eingangsanschluß der Verzögerungs schaltung empfängt, und mit einem ersten und einem zweiten Steuersignal-Ausgangsanschluß, welcher dem entsprechenden ersten und zweiten Steueranschluß der Auswahlschaltung entspricht, zum Vergleichen der Phasen der aus dem ersten Eingangsanschluß und dem zweiten Eingangsanschluß entsprechend eingegebenen Signale, um ein ein Ergebnis einer Überprüfung einer Phasenvor eilung/-nacheilung anzeigendes Phasenvergleichssignal an den ersten Steueranschluß aus dem ersten Steuersignal- Ausgangsanschluß aus zugeben, und zum Ausgeben eines ein Auswahl-Timing anzeigenden Phasenschaltsignals an den zweiten Steueranschluß aus dem zweiten Steuersignal-Aus gangsanschluß.

Gemäß dem zweiten Aspekt der vorliegenden Erfindung ver gleicht die Phasenvergleichsschaltung die Phase des Takt signals, welches am Eingangsende des Verzögerungselements in der ersten Stufe der Verzögerungsschaltung eingegeben wird, mit der Phase des Ausgangssignals der sequentiellen Schaltung durch die Rückkopplungseinrichtung, um das das Ergebnis des Prüfens der Phasenvoreilung/-nacheilung an zeigende Phasenvergleichssignal und das das Timing der Auswahl anzeigende Phasenschaltsignal an die Auswahl schaltung entsprechend dem Ergebnis des Vergleichs auszugeben. Die Verzögerungsschaltung mit der Mehrzahl von Verzögerungselementen kann Taktsignale mit unter schiedlichen Verzögerungszeiten aus der Mehrzahl von Verzögerungs-Taktausgangsanschlüssen ausgeben. Die Auswahlschaltung kann das geeignetste Taktsignal der aus der Mehrzahl von Verzögerungs-Taktausgangsanschlüssen der Verzögerungsschaltung ausgegebenen Taktsignale gemäß dem Phasenvergleichssignal und dem Phasenschaltsignal aus wählen und ausgeben. Auf diese Weise kann der Takt zum Treiben der sequentiellen Schaltung zugeführt werden, wenn die Phase des Taktsignals zum Treiben der sequentiellen Schaltung gesteuert wird, so daß sich die Phase des Ausgangssignals der sequentiellen Schaltung an die Phase des Referenz-Taktsignals durch die Phasenver gleichsschaltung, die Verzögerungsschaltung und die Aus wahlschaltung annähert.

Gemäß dem zweiten Aspekt der vorliegenden Erfindung um faßt die integrierte Schaltungseinrichtung: die Ver zögerungsschaltung mit der Mehrzahl von Stufen von in Reihe geschalteten Verzögerungselementen, dem Taktsignal- Eingangsanschluß, welcher mit dem Eingangsende der ersten Stufe der Verzögerungselemente verbunden ist und an welchem das Referenz-Taktsignal eingegeben wird, und mit der Mehrzahl von Verzögerungs-Taktausgangsanschlüssen, die mit entsprechenden Ausgangsenden der Mehrzahl von Verzögerungselementen verbunden sind, die Auswahlschal tung mit der Mehrzahl von Takteingangsanschlüssen, die mit entsprechenden Anschlüssen der Mehrzahl von Ver zögerungs-Taktausgangsanschlüssen der Verzögerungsschal tung entsprechend verbunden sind, mit dem Ausgangsan schluß und dem ersten und zweiten Steueranschluß zum Auswählen eines beliebigen Taktsignals aus der Mehrzahl von Taktsignalen, die aus den Verzögerungs-Takteingangs anschlüssen gemäß den am ersten und zweiten Steueran schluß eingegebenen Signalen eingegeben werden, um das Signal an die sequentielle Schaltung aus dem Ausgangsan schluß aus zugeben, und die Phasenvergleichsschaltung mit dem ersten Eingangsanschluß, welcher mit der Rück kopplungseinrichtung verbunden ist und an welchem das Ausgangssignal der sequentiellen Schaltung eingegeben wird, mit dem zweiten Eingangsanschluß, welcher das Referenz-Taktsignal aus dem Taktsignal-Eingangsanschluß der Verzögerungsschaltung empfängt, und mit dem ersten und zweiten Steuersignal-Ausgangsanschluß, welcher ent sprechend dem ersten und dem zweiten Steueranschluß der Auswahlschaltung entspricht, zum Vergleichen der Phasen der aus dem ersten Eingangsanschluß und dem zweiten Eingangsanschluß entsprechend eingegebenen Signale, um das ein Ergebnis einer Überprüfung einer Phasenvor eilung/-nacheilung anzeigendes Phasenvergleichssignal an den ersten Steueranschluß aus dem ersten Steuersignal- Ausgangsanschluß aus zugeben, und zum Ausgeben des das Auswahl-Timing anzeigenden Phasenschaltsignals an den zweiten Steueranschluß aus dem zweiten Steuersignal- Ausgangsanschluß, daher können die Takte zum Treiben der sequentiellen Schaltung zugeführt werden, derart daß sich die Phase des Ausgangssignals der sequentiellen Schaltung an die Phase des Referenz-Taktsignals annähert, wodurch bewirkt wird, daß eine Phasendynchronisation mit hohem Freiheitsgrad erhalten werden kann und die integrierte Schaltung bei hoher Geschwindigkeit betrieben werden kann.

Gemäß dem dritten Aspekt der vorliegenden Erfindung umfaßt die Auswahlschaltung in der integrierten Schal tungseinrichtung ferner vorzugsweise ein Schieberegister, welches mit dem ersten und dem zweiten Steueranschluß der Auswahlschaltung verbunden ist und eine Mehrzahl von Registern aufweist, welche der Mehrzahl von ent sprechenden Verzögerungs-Takteingangsanschlüssen ent sprechen, wobei eines der Register zum Speichern von Daten gemäß einem Rücksetzsignal ausgewählt wird, zum Bestimmen einer Schieberichtung der Daten gemäß dem aus der Phasenvergleichsschaltung ausgegebenen Phasenver gleichssignal und zum Ausführen einer Schiebeoperation der Daten gemäß dem Phasenschaltsignal, und wählt das aus dem Verzögerungs-Takteingangsanschluß eingegebene Takt signal, welches dem die Daten speichernden Register ent spricht.

Gemäß dem dritten Aspekt der vorliegenden Erfindung kann das Schieberegister ein Schalten der Auswahlsignale bei der Hochgeschwindigkeitsoperation des Bewegens der im Register gespeicherten Daten in Reaktion auf das ein gegebene Phasenvergleichssignal und das Phasenschalt signal anweisen, so daß es selbst dann angepaßt werden kann, wenn die Frequenz des Referenz-Taktsignals groß wird.

Gemäß dem dritten Aspekt der vorliegenden Erfindung umfaßt die integrierte Schaltungseinrichtung ferner das Schieberegister, welches mit dem ersten und dem zweiten Steueranschluß der Auswahlschaltung verbunden ist und eine Mehrzahl von Registern aufweist, welche der Mehrzahl von entsprechenden Verzögerungs-Takteingangsanschlüssen entsprechen, wobei eines der Register zum Speichern von Daten gemäß einem Rücksetzsignal gewählt wird, zum Be stimmen der Schieberichtung der Daten gemäß dem aus der Phasenvergleichsschaltung ausgegebenen Phasenvergleichs signal und zum Ausführen der Schiebeoperation der Daten gemäß dem Phasenschaltsignal, in welchem dasjenige aus dem Verzögerungs-Takteingangsanschluß eingegebene Takt signal gewählt wird, das dem die Daten speichernden Register entspricht, so daß der durch die Verzögerungs schaltung ausgegebene Verzögerungstakt in einer kurzen Zeit in der Auswahlschaltung gewählt werden kann, wodurch bewirkt wird, daß es dazu angepaßt werden kann, die Arbeitsgeschwindigkeit der integrierten Schaltungsein richtung zu vergrößern. Es wird ferner bewirkt, daß die Miniaturisierung der integrierten Schaltungseinrichtung mittels des Schieberegisters ermöglicht werden kann.

Gemäß dem vierten Aspekt der vorliegenden Erfindung umfaßt die Auswahlschaltung der integrierten Schaltungs einrichtung ferner vorzugsweise eine mit dem Schiebe register verbundene Einrichtung zum Erzeugen eines Rücksetzsignals zum Ausgeben des Rücksetzsignals an das Schieberegister, wenn die Daten in das Register in die erste Stufe oder die letzte Stufe des Schieberegisters bewegt worden sind.

Gemäß dem vierten Aspekt der vorliegenden Erfindung wird in dem rücksetzbaren Schieberegister das Rücksetzsignal an das Schieberegister durch die Einrichtung zum Erzeugen eines Rücksetzsignals ausgegeben, wenn die Daten in das Register in die erste Stufe oder die letzte Stufe im Schieberegister bewegt worden sind, so daß das Rücksetzen dann ausgeführt wird, wenn die Daten infolge einer anomalen Operation in das Register in die erste oder die letzte Stufe im Schieberegister bewegt worden sind, beispielsweise wenn die Phasensynchronisation verletzt worden ist, um dann zu ermöglichen, daß das Schiebe register zum Normalbetrieb zurückkehrt.

Gemäß dem vierten Aspekt der vorliegenden Erfindung um faßt die integrierte Schaltungseinrichtung die mit dem Schieberegister verbundene Einrichtung zum Erzeugen eines Rücksetzsignals zum Ausgeben des Rücksetzsignals an das Schieberegister, wenn die Daten in die erste Stufe oder die letzte Stufe des Registers im Schieberegister bewegt worden sind, so daß bewirkt wird, daß eine integrierte Schaltungseinrichtung erhalten werden kann, die zur Selbstregenerierung in der Lage ist, falls eine Funktionsstörung auftritt, zum Beispiel wenn die Phase des Taktsignals die Synchronisation verläßt.

Gemäß dem fünften Aspekt der vorliegenden Erfindung umfaßt die Phase-Locked-Schaltung der integrierten Schal tungseinrichtung ferner vorzugsweise eine Schiebesteuer einrichtung, welche mit dem ersten Steuersignal-Ausgangs anschluß der Phasenvergleichsschaltung und dem ersten Steueranschluß der Auswahlschaltung verbunden ist, zum Ausgeben eines Signals an den ersten Steueranschluß, um das Schieberegister dazu zu zwingen, in die Richtung entgegengesetzt zu der durch das Phasenvergleichssignal angezeigten Richtung zu schieben, wenn die Daten in das Register in die erste oder die letzte Stufe im Schiebe register bewegt worden sind, und den Schiebezustand entgegengesetzter Richtung solange zu halten, bis sich das Phasenvergleichssignal ändert.

Gemäß dem fünften Aspekt der vorliegenden Erfindung gibt die Schiebesteuereinrichtung das Signal zum Zwingen des Schieberegisters, in die Richtung entgegengesetzt zu der durch das Phasenvergleichssignal angezeigten Richtung zu schieben, an den ersten Steueranschluß aus und hält den Zustand der Verschiebung in entgegengesetzter Richtung solange aufrecht, bis sich das Phasenvergleichssignal ändert, so daß das Schieberegister dazu gezwungen werden kann, in den Normalzustand zurückzukehren, wenn die Daten infolge einer anomalen Operation in die erste Stufe oder die letzte Stufe des Registers im Schieberegister bewegt worden sind, zum Beispiel wenn die Phasensynchronisation verletzt worden ist.

Gemäß dem fünften Aspekt der vorliegenden Erfindung umfaßt die integrierte Schaltungseinrichtung die Schiebe steuereinrichtung, welche mit dem ersten Steuersignal- Ausgangsanschluß der Phasenvergleichsschaltung und dem ersten Steueranschluß der Auswahlschaltung zum Ausgeben des Signals verbunden ist, zum Zwingen des Schiebe registers, in die Richtung entgegengesetzt zu der durch das Phasenvergleichssignal angezeigten Richtung zu schieben, an den ersten Steueranschluß, wenn die Daten in die erste oder die letzte Stufe des Registers im Schiebe register bewegt worden sind, und den Schiebezustand entgegengesetzter Richtung solange zu halten, bis sich das Phasenvergleichssignal ändert, so daß bewirkt wird, daß eine integrierte Schaltungseinrichtung erhalten werden kann, die zur Selbstregenerierung in der Lage ist, falls eine Funktionsstörung auftritt, zum Beispiel falls das Taktsignal die Synchronisation verläßt.

Gemäß dem sechsten Aspekt der vorliegenden Erfindung umfaßt die integrierte Schaltung in der integrierten Schaltungseinrichtung vorzugsweise eine erste und eine zweite integrierte Schaltung, und die Phase-Locked-Schal tung ist in der ersten integrierten Schaltung vorgesehen, die sequentielle Schaltung ist in der zweiten integrierten Schaltung vorgesehen, und die erste integrierte Schaltung ist auf einem Substrat gebildet, das sich von demjenigen der zweiten integrierten Schal tung unterscheidet.

Gemäß dem sechsten Aspekt der vorliegenden Erfindung sind die erste und die zweite integrierte Schaltung auf unter schiedlichen Substraten gebildet, so daß beispielsweise nur die erste integrierte Schaltung mit der darin vorge sehenen Phase-Locked-Schaltung entworfen und hergestellt werden kann. Ferner kann die zweite integrierte Schaltung ohne Berücksichtigung der Verzögerung der aus der sequentiellen Schaltung ausgegebenen Ausgangssignale ent worfen und hergestellt werden.

Gemäß der integrierten Schaltung des sechsten Aspekts der vorliegenden Erfindung ist die Phase-Locked-Schaltung in der ersten integrierten Schaltung vorgesehen, die sequentielle Schaltung in der zweiten integrierten Schal tung vorgesehen und die erste integrierte Schaltung auf einem Substrat gebildet, das sich von demjenigen der zweiten integrierten Schaltung unterscheidet, wodurch bewirkt wird, daß eine mit hoher Geschwindigkeit arbei tende integrierte Schaltungseinrichtung leicht erhalten werden kann.

Gemäß dem siebenten Aspekt der vorliegenden Erfindung umfaßt die integrierte Schaltung in der integrierten Schaltungseinrichtung vorzugsweise ferner einen ersten Puffer zum Puffern des von außen eingegebenen Referenz- Taktsignals, und die Rückkopplungseinrichtung umfaßt einen zweiten Puffer mit dem gleichen Verzögerungsbetrag wie der erste Puffer.

Da gemäß dem siebenten Aspekt der vorliegenden Erfindung der zweite Puffer den gleichen Verzögerungsbetrag wie der erste Puffer aufweist, kann die Verzögerungszeit, welche im ersten Puffer auftritt, wenn das Referenz-Taktsignal in die integrierte Schaltung von außen eingegeben wird, bei der Phaseneinstellung in der Phase-Locked-Schaltung durch Rückkoppeln des Ausgangssignals der sequentiellen Schaltung zur Phase-Locked-Schaltung durch den zweiten Puffer einbezogen werden.

Gemäß der integrierten Schaltungseinrichtung des siebenten Aspekts der vorliegenden Erfindung umfaßt die integrierte Schaltung ferner den ersten Puffer zum Puffern des von außen eingegebenen Referenz-Taktsignals, und die Rückkopplungseinrichtung umfaßt den zweiten Puffer mit dem gleichen Verzögerungsbetrag wie die erste Puffer, so daß die Verzögerung im ersten Puffer durch den zweiten Puffer kompensiert werden kann, um diejenige Verzögerung bezüglich des Referenz-Taktsignals zu verkleinern, welche auftritt, wenn das Ausgangssignal der sequentiellen Schaltung ausgegeben wird, wodurch bewirkt wird, daß eine Phasensynchronisation mit großem Frei heitsgrad erhalten werden kann und daß die Arbeitsge schwindigkeit der integrierten Schaltungseinrichtung ver größert werden kann.

Gemäß dem achten Aspekt der vorliegenden Erfindung wird die zweite sequentielle Schaltung in der zweiten integrierten Schaltung in Reaktion auf ein Taktsignal mit einer mit dem Referenz-Taktsignal nahezu überein stimmenden Phase betrieben, und sie gibt daß Ausgangs signal mit einer mit dem Referenz-Taktsignal nahezu über einstimmenden Phase aus der ersten sequentiellen Schal tung der ersten integrierten Schaltung ein und verarbei tet es, so daß das Ausgangssignal der ersten sequentiellen Schaltung entsprechend verarbeitet werden kann, selbst wenn die Frequenz des Taktsignals zunimmt.

Gemäß dem achten Aspekt der vorliegenden Erfindung umfaßt die integrierte Schaltungseinrichtung: die erste integrierte Schaltung, welche die in Reaktion auf ein Taktsignal betriebene erste sequentielle Schaltung enthält und das Referenz-Taktsignal von außen empfängt, die zweite integrierte Schaltung, welche die in Reaktion auf das Taktsignal betriebene zweite sequentielle Schaltung enthält und das Referenz-Taktsignal von außen empfängt, bei welcher die erste integrierte Schaltung ferner die Rückkopplungseinrichtung zum Rückkoppeln des Ausgangssignals der ersten sequentiellen Schaltung und die erste Phase-Locked-Schaltung enthält, welche mit der Rückkopplungseinrichtung verbunden ist, um das Ausgangs signal der ersten sequentiellen Schaltung und das Referenz-Taktsignal zum Steuern der Phase des Taktsignals zum Treiben der ersten sequentiellen Schaltung zu empfangen, derart daß sich die Phase des Ausgangssignals der ersten sequentiellen Schaltung der Phase des Referenz-Taktsignals nähert, und zum Zuführen des Takt signals zur ersten sequentiellen Schaltung, um die erste sequentielle Schaltung zu treiben, wobei die zweite integrierte Schaltung ferner die Rückkopplungseinrichtung zum Rückkoppeln des Taktsignals zum Treiben der zweiten sequentiellen Schaltung zur Zeit des Eingangs in die zweite sequentielle Schaltung und die zweite Phase- Locked-Schaltung enthält, welche mit der Rückkopplungs einrichtung verbunden ist und das Referenz-Taktsignal und das die zweite sequentielle Schaltung treibende Takt signal zum Zuführen des die zweite sequentielle Schaltung treibenden Taktsignals zur zweiten sequentiellen Schal tung empfängt, während die Phase des Taktsignals zur Zeit der Eingabe gesteuert wird, derart daß sich die Phase des die zweite sequentielle Schaltung treibenden Taktsignals der Phase des Referenz-Takts annähert, und wobei das aus der ersten sequentiellen Schaltung ausgegebene Ausgangs signal in der zweiten sequentiellen Schaltung verarbeitet wird, so daß bewirkt wird, daß eine Phasensynchronisation mit hohem Freiheitsgrad erhalten werden kann und eine Hochgeschwindigkeits-Verarbeitung in der zweiten sequentiellen Schaltung ermöglicht wird.

Gemäß dem neunten Aspekt der vorliegenden Erfindung vergleicht in der Phase-Locked-Schaltung die Phasen vergleichsschaltung das eingegebene Taktsignal zum Treiben der sequentiellen Schaltung und das Referenz- Taktsignal mit Hilfe der Rückkopplungseinrichtung, und Takte zum Treiben der sequentiellen Schaltung können zugeführt werden, während die Auswahlschaltung die Phase des die sequentielle Schaltung treibenden Taktsignals wählt, so daß sich die Phase des Ausgangssignals der sequentiellen Schaltung an die Phase des Referenz-Takt signals annähert. Folglich kann sie an die Hochge schwindigkeits-Signalverarbeitung durch Verarbeitung des Ausgangssignals der sequentiellen Schaltung gemäß dem Referenz-Taktsignal in der integrierten Schaltung in der integrierten Schaltungseinrichtung angepaßt werden, da die Phase des aus der sequentiellen Schaltung ausge gebenen Ausgangssignals nahe der Phase des Referenz- Taktsignals ist.

Zu dieser Zeit kann das Schieberegister in der Auswahl schaltung ein Schalten des Auswahlsignals bei der Hoch geschwindigkeitsoperation des Bewegens der im Register gespeicherten Daten in Reaktion auf das aus der Phasen vergleichsschaltung eingegebene Phasenvergleichssignal und Phasenschaltsignal anweisen, so daß es selbst dann angepaßt werden kann, wenn die Frequenz des Referenz- Taktsignals zunimmt.

Gemäß dem neunten Aspekt der vorliegenden Erfindung umfaßt die integrierte Schaltungseinrichtung: die Rückkopplungseinrichtung zum Rückkoppeln des Taktsignals, das in die sequentielle Schaltung zum Treiben der sequentiellen Schaltung eingegeben wird, die Auswahl schaltung mit der Mehrzahl von Verzögerungs-Taktein gangsanschlüssen, welche mit den Anschlüssen der Mehrzahl von Verzögerungs-Taktausgangsanschlüssen der Ver zögerungsschaltung entsprechend verbunden sind, mit dem Ausgangsanschluß und mit dem ersten und zweiten Steuer anschluß zum Auswählen eines beliebigen Taktsignals der Mehrzahl von aus den Verzögerungs-Takteingangsanschlüssen eingegebenen Taktsignalen gemäß den am ersten und zweiten Steueranschluß eingegebenen Signalen und zum Ausgeben an die sequentielle Schaltung aus dem Ausgangsanschluß sowie eine mit der Rückkopplungseinrichtung verbundene Phasen vergleichsschaltung mit dem ersten Eingangsanschluß, welcher das in die sequentielle Schaltung eingegebene Taktsignal empfängt, mit dem zweiten Eingangsanschluß, welcher das Taktsignal aus dem Taktsignal-Eingangsan schluß der Verzögerungsschaltung empfängt, und mit dem dem ersten und dem zweiten Steueranschluß der Auswahl schaltung entsprechenden ersten und zweiten Steuersignal- Ausgangsanschluß zum Vergleichen der Phasen der Signale, welche aus dem ersten Eingangsanschluß und dem zweiten Eingangsanschluß entsprechend eingegeben werden, um das ein Ergebnis der Bestimmung der Phasenvoreilung/-nach eilung anzeigende Phasenvergleichssignal aus dem ersten Steuersignal-Ausgangsanschluß an den ersten Steuer anschluß auszugeben und um das das Auswahl-Timing anzeigende Phasenschaltsignal aus dem zweiten Steuer signal-Ausgangsanschluß an den zweiten Steueranschluß auszugeben, wobei die Auswahlschaltung ferner umfaßt: ein Schieberegister, das mit dem ersten und dem zweiten Steueranschluß der Auswahlschaltung verbunden ist und eine Mehrzahl von Registern aufweist, welche der Mehrzahl von Verzögerungs-Takteingangsanschlüssen entsprechen, wobei eines der Register zum Speichern der Daten in Reaktion auf das Rücksetzsignal gewählt wird, zum Be stimmen der Schieberichtung der Daten gemaß dem das aus der Phasenvergleichsschaltung ausgegebenen Phasenver gleichssignal und zum Ausführen der Schiebeoperation der Daten gemäß dem Phasenschaltsignal, und welches das aus dem Verzögerungs-Takteingangsanschluß eingegebene Takt signal auswählt, welches dem die Daten speichernden Register entspricht, so daß der durch die Verzögerungs schaltung ausgegebene Verzögerungstakt in einer kurzen Zeit in der Auswahlschaltung gewählt werden kann, wodurch bewirkt wird, daß er zum Vergrößern der Arbeitsge schwindigkeit der integrierten Schaltungseinrichtung angepaßt werden kann. Es wird ferner bewirkt, daß die Miniaturisierung der integrierten Schaltungseinrichtung ermöglicht wird, da das Schieberegister verwendet wird.

Bei der integrierten Schaltungseinrichtung gemäß dem zehnten Aspekt der vorliegenden Erfindung umfaßt die integrierte Schaltung vorzugsweise eine erste und eine zweite integrierte Schaltung, und die sequentielle Schaltung umfaßt eine in der ersten integrierten Schaltung vorgesehene erste sequentielle Schaltung und eine in der zweiten integrierten Schaltung vorgesehene zweite sequentielle Schaltung, bei welcher das aus der ersten sequentiellen Schaltung ausgegebene Ausgangssignal in der zweiten sequentiellen Schaltung verarbeitet wird.

Gemäß dem zehnten Aspekt der vorliegenden Erfindung können die erste und die zweite sequentielle Schaltung in der ersten und der zweiten integrierten Schaltung die Verzögerung in den Puffern kompensieren und in Reaktion auf ein Taktsignal betrieben werden, dessen Phase mit dem Referenz-Taktsignal nahezu übereinstimmt, selbst wenn die Abmessung der ersten und der zweiten integrierten Schal tung größer wird und Signale von außen durch eine große Anzahl von Puffern eingegeben werden. Ferner kann eine Phasensynchronisation mit großem Freiheitsgrad erhalten werden, und die Phase-Locked-Schaltung kann den Gegeben heiten angepaßt werden, so daß die Arbeitsgeschwindigkeit der integrierten Schaltungseinrichtung vergrößert werden kann.

Gemäß der integrierten Schaltungseinrichtung des zehnten Aspekts der vorliegenden Erfindung wird das aus der ersten sequentiellen Schaltung ausgegebene Ausgangssignal in der zweiten sequentiellen Schaltung verarbeitet, mit dem Ergebnis, daß ein großer Freiheitsgrad bei der Phasensynchronisation erhalten werden kann, um eine Vergrößerung der Arbeitsgeschwindigkeit der integrierten Schaltungseinrichtung zu ermöglichen.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, welches den Aufbau einer integrierten Schaltung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 2 ein Impulsdiagramm, welches den Betrieb der in Figur gezeigten integrierten Schaltung darstellt;

Fig. 3 ein Blockschaltbild, welches den Aufbau der in Fig. 1 gezeigten Phase-Locked- Schaltung darstellt;

Fig. 4 ein Schaltbild, welches den Aufbau der in Fig. 3 gezeigten Auswahlschaltung darstellt;

Fig. 5 ein Schaltbild, welches den Aufbau der in Fig. 4 gezeigten Phasenvergleichs schaltung darstellt;

Fig. 6 ein Impulsdiagramm, welches den Betrieb der in Fig. 4 dargestellten Auswahlschaltung darstellt;

Fig. 7 ein Schaltbild, welches eine andere Art der Auswahlschaltung in der ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 8 ein Impulsdiagramm, welches den Betrieb der in Fig. 7 gezeigten Auswahlschaltung darstellt;

Fig. 9 ein Blockschaltbild, welches den Aufbau einer integrierten Schaltungseinrichtung darstellt, die eine Mehrzahl von integrierten Schaltungen gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung aufweist;

Fig. 10 ein Impulsdiagramm, welches den Betrieb der in Fig. 9 gezeigten integrierten Schaltungseinrichtung darstellt;

Fig. 11 ein Blockschaltbild, welches den Aufbau einer integrierten Schaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 12 ein Impulsdiagramm, welches den Betrieb der in Fig. 11 gezeigten integrierten Schaltung darstellt;

Fig. 13 ein Blockschaltbild, welches den Aufbau einer integrierten Schaltungseinrichtung darstellt, die eine Mehrzahl von integrierten Schaltungen gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung aufweist;

Fig. 14 ein Impulsdiagramm, welches den Betrieb der in Fig. 13 gezeigten integrierten Schaltungseinrichtung darstellt;

Fig. 15 ein Blockschaltbild, welches den Aufbau einer Phase-Locked-Schaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 16 ein Schaltbild, welches den Aufbau der in Fig. 15 gezeigten Phasenvergleichs schaltung darstellt;

Fig. 17 ein Impulsdiagramm, welches den Betrieb der in Fig. 15 gezeigten Phase-Locked- Schaltung darstellt;

Fig. 18 ein Blockschaltbild, welches eine andere Art der integrierten Schaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 19 ein Impulsdiagramm, welches den Betrieb der in Fig. 18 gezeigten integrierten Schaltung darstellt;

Fig. 20 ein Blockschaltbild, welches eine andere Art der integrierten Schaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 21 ein Impulsdiagramm, welches den Betrieb der in Fig. 20 gezeigten integrierten Schaltung darstellt;

Fig. 22 ein Blockschaltbild, welches eine andere Art der Phase-Locked-Schaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 23 ein Impulsdiagramm zur Darstellung des Betriebs der in Fig. 22 gezeigten Phase- Locked-Schaltung;

Fig. 24 ein Blockschaltbild, welches die zweite Art der Phase-Locked-Schaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 25 ein Blockschaltbild, welches die dritte Art der Phase-Locked-Schaltung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 26 ein Impulsdiagramm zur Darstellung des Betriebs der in Fig. 25 gezeigten Phase- Locked-Schaltung;

Fig. 27 ein Blockschaltbild zur Darstellung einer integrierten Schaltungseinrichtung gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 28 eine Blockschaltbild zur Darstellung einer integrierten Schaltungseinrichtung der vorliegenden Erfindung;

Fig. 29 ein Blockschaltbild zur Darstellung des Aufbaus einer herkömmlichen integrierten Schaltung;

Fig. 30 ein Impulsdiagramm zur Darstellung des Betriebs der herkömmlichen integrierten Schaltung;

Fig. 31 ein Blockschaltbild zur Darstellung des Aufbaus einer herkömmlichen integrierten Schaltungseinrichtung; und

Fig. 32 ein Impulsdiagramm zur Darstellung des Betriebs der herkömmlichen integrierten Schaltungseinrichtung.

Die erste Ausführungsform

Die erste bevorzugte Ausführungsform der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die Figuren beschrieben werden. Fig. 1 stellt ein Block schaltbild dar, welches eine integrierte Schaltung mit einer darin vorgesehenen Phase-Locked-Schaltung zeigt.

In der Figur bezeichnet 25 eine integrierte Schaltung, 26 bezeichnet eine in der integrierten Schaltung 25 vorge sehene Logikschaltung, 27 bezeichnet ein 94590 00070 552 001000280000000200012000285919447900040 0002004412419 00004 94471e in der Logik schaltung 26 vorgesehene sequentielle Schaltung, 28 be zeichnet einen Takteingangsanschluß, welcher ein Takt signal CK4 empfängt, das in die integrierte Schaltung 25 von außen eingegeben wird, 29 bezeichnet einen Datenein gangsanschluß, welcher Eingangsdaten DI4 empfängt, die in die integrierte Schaltung 25 von außen eingegeben werden, 30 bezeichnet einen Datenausgangsanschluß zum Ausgeben von in der integrierten Schaltung 25 verarbeiteten Daten nach draußen, Bu22 bezeichnet einen Puffer, dessen Eingangsende mit dem Takteingangsanschluß 28 verbunden ist, um das von außen in die integrierte Schaltung 25 eingegebene Taktsignal CK4 zu empfangen, Bu23 bezeichnet einen Puffer, dessen Eingangsende mit dem Dateneingangs anschluß 29 verbunden ist, um die von außen in die integrierte Schaltung 25 eingegebenen Eingangsdaten DI4 zu empfangen, 32 bezeichnet eine Phase-Locked-Schaltung, welche mit einem Ausgangsende des Puffers Bu22 verbunden ist, zum Einstellen der Synchronisation des internen Takts der sequentiellen Schaltung 27, Bu24 bezeichnet einen Hauptpuffer, welcher in der Logikschaltung 26 vorgesehen ist und dessen Eingangsende mit der Phase- Locked-Schaltung 32 verbunden ist, zum Zuführen des Taktsignals zur sequentiellen Schaltung 27, Bu25-Bu27 bezeichnen Puffer, deren Ausgangsenden mit dem Eingangs ende der Phase-Locked-Schaltung 32 und der sequentiellen Schaltung 27 verbunden sind, zum direkten Zuführen des Taktsignals zur sequentiellen Schaltung 27, 31 bezeichnet einen Taktpuffer, welcher die Puffer Bu24-Bu27 umfaßt, und Bu28 bezeichnet einen Puffer, dessen Eingangsende mit der sequentiellen Schaltung 27 verbunden ist und dessen Ausgangsende mit dem Datenausgangsanschluß 30 verbunden ist, zum externen Ausgeben der in der sequentiellen Schaltung 27 verarbeiteten Ausgangsdaten DO4 aus der integrierten Schaltung 25.

Die Phase-Locked-Schaltung 32 ist mit dem Ausgangsende des Puffers Bu25 verbunden, um die Phase des internen Taktsignals unter Verwendung des Ausgangssignals des Puffers Bu25 einzustellen.

Ein aus dem Puffer Bu22 ausgegebenes Signal wird mit SBu22 dargestellt, ein aus der Phase-Locked-Schaltung 32 ausgegebenes Signal wird mit S32 dargestellt, ein aus dem Puffer Bu23 ausgegebenes Signal wird mit SBu23 dargestellt, ein aus dem Puffer Bu25 ausgegebenes Signal wird mit SBu25 dargestellt, und ein aus der sequentiellen Schaltung 27 ausgegebenes Signal wird mit S27 darge stellt.

Nachstehend wird der Betrieb der in Fig. 1 gezeigten integrierten Schaltung 25 unter Bezugnahme auf Fig. 2 beschrieben werden. Die Eingangsdaten DI4 werden zum Dateneingangsanschluß 29 in Synchronisation mit dem Taktsignal CK4 eingegeben, welches in den Takteingangs anschluß 28 eingegeben wird. Die Eingangsdaten DI4 umfassen eine Mehrzahl von Daten, wie beispielsweise dataF1, dataF2, dataF3 und dergleichen, welche sequentiell eingegeben werden.

Das in den Takteingangsanschluß 28 eingegebene Taktsignal CK4 wird in die integrierte Schaltung 25 durch den Puffer Bu22 eingeleitet. Das heißt, der Puffer Bu22 gibt das Signal SBu22 in die integrierte Schaltung 25 aus. Das Signal SBu22 weist eine bestimmte Verzögerungszeit auf, welche im Puffer Bu22 bezüglich des Taktsignals CK4 hinzugefügt wird. Ferner gibt die Phase-Locked-Schaltung 32, welche das Ausgangssignal SBu22 des Puffers Bu22 empfängt, ein Signal S32 an den Puffer Bu24 aus. Die Phase des Ausgangssignals S32 der Phase-Locked-Schaltung 32 ist derart eingestellt, daß die Phasen des Ausgangs signals SBu25 und dergleichen der Puffer Bu25-Bu27 mit dem Taktsignal CK4 übereinstimmen. Der Taktpuffer 31 gibt schließlich das Signal SBu25 und dergleichen aus den Puffern Bu25-Bu27 an die sequentielle Schaltung 27 aus. Beispielsweise ist zu dieser Zeit das Signal SBu25 mit dem Taktsignal CK4 in Phase. Das heißt, die Ausbreitungs verzögerungszeiten des Taktsignals im Puffer Bu22, in der Phase-Locked-Schaltung 32 und im Taktpuffer 31 weisen die gleiche Länge wie ein Zyklus des Taktsignals CK4 auf.

Andererseits werden die eingegebenen Eingangsdaten DI4 in die integrierte Schaltung 25 durch den Puffer Bu23 einge leitet. Das heißt, der Puffer Bu23 gibt das Signal SBu23 in die integrierte Schaltung 25 aus. Das Signal SBu23 hat eine bestimmte Zeitverzögerung, die im Puffer Bu23 be züglich des Taktsignals CK4 hinzugefügt wird.

Nun werden erste Übergänge des eingegebenen Taktsignals CK4 für jeden Takt aufeinanderfolgend mit CK4_-1, CK4_-2 und CK4_-3 bezeichnet. Die Daten dataF2 werden in die sequentielle Schaltung 27 aufgenommen, um beim ersten Übergang (CK4_-1) des dem ersten Übergang CK4_-1 des Taktsignals CK4 entsprechenden Signals SBu25 verarbeitet zu werden.

Dann werden die in der sequentiellen Schaltung 27 ver arbeiteten Daten an den Puffer Bu28 als Signal S27 in Synchronisation mit dem Signal SBu25 ausgegeben. Das Timing, mit welchem das Signal S27 ausgegeben wird, weist eine Verzögerung von einer bestimmten Zeit Δt21 bezüglich des Signals SBu25 auf. Infolge der Verzögerung im Puffer Bu28 werden die aus dem Datenausgangsanschluß 30 ausge gebenen Ausgangsdaten DO4 gegenüber dem Signal S27 weiter verzögert, welches eine Ausbreitungsverzogerungszeit von einer bestimmten Zeit Δt22 bezüglich des ersten Übergangs des Taktsignals CK4 aufweist.

Nachstehend ist der Aufbau der Phase-Locked-Schaltung 32, welche in der in Fig. 1 gezeigten integrierten Schaltung vorgesehen ist, in Fig. 3 dargestellt. In Fig. 3 bezeichnet 1 eine Taktoszillationsschaltung, welche außerhalb der integrierten Schaltung 25 zum Erzeugen eines Taktsignals CK vorgesehen ist, um das Taktsignal CK an den Takteingangsanschluß 28 zu legen, 100 bezeichnet eine außerhalb der integrierten Schaltung 25 vorgesehene Rücksetzschaltung zum Erzeugen eines Initialisierungs signals R, Bu22 bezeichnet einen Puffer, dessen Eingangs ende mit dem Takteingangsanschluß 28 verbunden ist, 108 bezeichnet eine Verzogerungsschaltung, welche in Reihe geschaltete Verzögerungselemente 101-107 umfaßt, die das durch den Puffer Bu22 eingegebene Taktsignal als Eingang des Verzögerungselements 101 empfangen und Verzögerungstakte DC1 bis DC7 ausgeben, welche gegenüber jedem der mit den Ausgangsenden der Verzogerungselemente 101-107 verbundenen Abgriffe aufeinanderfolgend ver zögert sind, 109 bezeichnet eine Auswahlschaltung, deren Eingangsenden den entsprechenden Verzögerungstakten DC1 bis DC7 entsprechen, welche aus der Verzögerungsschaltung 108 ausgegeben werden, die durch ein eingegebenes Initialisierungssignal R zum Auswählen und zum Ausgeben von nur einem der Verzögerungstakte DC1 bis DC7 initialisiert wird, welche gemäß einem Phasenschaltsignal C und einem Phasenvergleichssignal R/L eingegeben werden, 26 bezeichnet eine Logikschaltung, die in der integrierten Schaltung 25 vorgesehen ist und mit einem Ausgangssignal S32 betrieben wird, welches in der Aus wahlschaltung 109 ausgewählt wird, 31 bezeichnet einen Taktpuffer, welcher in der Logikschaltung 26 enthalten ist und Puffer Bu24-Bu27 zum Verteilen des Ausgangs signals S32 der Auswahlschaltung 109 in die Logikschal tung 26, 27 bezeichnet eine sequentielle Schaltung, welche in der Logikschaltung 26 enthalten ist und durch den Ausgang des Taktpuffers 31 getrieben wird, 110 bezeichnet einen Puffer, dessen Eingangsende mit dem Ausgangsende des Puffers Bu25 verbunden ist und der den gleichen Verzögerungsbetrag wie der Puffer Bu22 aufweist, und 111 bezeichnet eine Phasenvergleichsschaltung zum Vergleichen der Phasen des Eingangs B, welcher der durch den Puffer 110 vorgesehene Ausgang der sequentiellen Schaltung 27 ist, und des Eingangs A, welcher der durch den Puffer Bu22 vorgesehene Ausgang der Taktoszillations schaltung 1 ist, und zum Ausgeben und Anlegen des Phasen vergleichssignals R/L und des Phasenschaltsignals C ent sprechend des Ergebnisses an die Auswahlschaltung 109.

Jedes der Verzögerungselemente 101-107 kann von einem einzelnen Puffer gebildet sein, und die Verzögerungszeit des Verzögerungselements beträgt etwa 0,2-0,3 ns. Es ist notwendig, daß die Gesamtverzogerungszeit der Verzögerungselemente 101-107 nicht kleiner als ein Zyklus des Taktsignals CK ist.

Fig. 4 stellt ein Schaltbild dar, welches eine Art der in Fig. 3 gezeigten Auswahlschaltung 109 zeigt. In Fig. 4 bezeichnen DFF1-DFF7 D-Typ-Flipflops, welche gemeinsam mit der Rücksetzschaltung verbunden sind zum Empfangen des Rücksetzsignals R an den Rücksetzan schlüssen der DFF1-DFF3, DFF5-DFF7 und dem Setzan schluß des DFF4 und ferner zum gemeinsamen Empfangen des Phasenschaltsignals C der Phasenvergleichsschaltung 111 als Eingang, 121-127 bezeichnen AND-Gatter, von denen jedes ein Ausgangssignal Q des entsprechenden Flipflops DFF1-DFF7 an einem Eingangsende empfängt und den entsprechenden Verzögerungstakt DC1-DC7 der Ver zögerungsschaltung 108 an dem anderen Ende empfängt, und 131 bezeichnet ein OR-Gatter, in welches die Ausgangs signale S121-S127 der AND-Gatter 121-127 eingegeben werden. Der Ausgang des OR-Gatters 131 wird als Phase- Locked-Takt S32 ausgegeben. Bei diesem Aufbau werden die Verzögerungstakte DC1 bis DC7 als einem der Ausgangs signale Q1 bis Q7 der DFF1-7 entsprechender Phase- Locked-Takt S32 gewählt, welcher den "H"-Pegel ausgibt.

SW1-SW7 bezeichnen Auswahleinrichtungen, welche das Phasenvergleichssignal R/L an einem Auswahleingangsende S gemeinsam eingeben, für eine Auswahl der Ausgabe von an ersten und zweiten Eingangsenden I0, I1 eingegebenen Signalen aus einem Ausgangsende Y, welches dem einge gebenen Phasenvergleichssignal R/L entspricht. Die Aus gangsenden Y der Auswahleinrichtungen SW1-SW7 sind mit Eingangsenden D der entsprechenden D-Flipflops DFF1-DFF2 entsprechend verbunden.

Das erste Eingangsende 10 der Auswahleinrichtung SW1 ist auf Massepotential (den "L"-Pegel) festgelegt, und das Ausgangssignal Q2 des DFF2 wird in das zweite Eingangs ende 11 der Auswahleinrichtung SW1 eingegeben. Das Ausgangssignal Q1 des DFF1 wird in das erste Eingangsende I0 der Auswahleinrichtung SW2 eingegeben, und das Ausgangssignal Q3 des DFF3 wird in das zweite Eingangs ende 11 der Auswahleinrichtung SW2 eingegeben. Das Aus gangssignal Q2 des DFF2 wird in das erste Eingangsende I0 der Auswahleinrichtung SW3 eingegeben, und das Ausgangs signal Q4 des DFF4 wird in das zweite Eingangsende 11 der Auswahleinrichtung SW3 eingegeben. Das Ausgangssignal Q3 des DFF3 wird in das erste Eingangsende I0 der Auswahl einrichtung SW4 eingegeben, und das Ausgangssignal Q5 des DFF5 wird in das zweite Eingangsende I1 der Auswahlein richtung SW4 eingegeben. Das Ausgangssignal Q4 des DFF4 wird in das erste Eingangsende 10 der Auswahleinrichtung SW5 eingegeben, und das Ausgangssignal Q6 des DFF6 wird in das zweite Eingangsende I1 der Auswahleinrichtung SW5 eingegeben. Das Ausgangssignal Q5 des DFF5 wird in das erste Eingangsende I0 der Auswahleinrichtung SW6 einge geben, und das Ausgangssignal Q7 des DFF7 wird in das zweite Eingangsende I1 der Auswahleinrichtung SW6 einge geben. Das Ausgangssignal Q6 des DFF6 wird in das erste Eingangsende I0 der Auswahleinrichtung SW7 eingegeben, und das zweite Eingangsende I1 der Auswahleinrichtung SW7 ist auf Massepotential (den "L"-Pegel) festgelegt.

Die DFF1 bis DFF7 werden durch das Initialisierungssignal R rückgesetzt. Dann wird eines der aus den Ausgangsenden Q der DFF1-DFF7 ausgegebenen Signale Q1-Q7 rückge setzt, um den "H"-Pegel anzunehmen, und die übrigen werden auf den "L"-Pegel gelegt. Wird nun vorausgesetzt, daß nur das DFF4 den "H"-Pegel ausgibt, wenn es rückge setzt wird, dann wird der Verzögerungstakt DC4 in das OR- Gatter 131 durch das AND-Gatter 124 eingegeben, und bei der Initialisierung wird der Verzögerungstakt DC4 als Phase-Locked-Takt S32 zuerst ausgegeben.

Die DFF1 bis DFF7 bilden ein Schieberegister, das zum Ändern zwischen einer Rechtsverschiebung und einer Linksverschiebung zusammen mit den Auswahleinrichtungen SW1 bis SW7 in der Lage ist. Das Schalten der Rechtsver schiebung und der Linksverschiebung wird durch das Phasenvergleichssignal R/L bestimmt, welches an den Auswahleingangsenden S der Auswahleinrichtungen SW1 bis SW7 eingegeben wird, und die Schiebeoperation findet bei einer Aufwärtsflanke des Phasenschaltsignals C statt, welches mit den Takteingängen der DFF1 bis DFF7 verbunden ist.

Die Masse und die Ausgangsenden Q der DFF auf der linken Seite sind mit den ersten Eingangsenden I0 der Auswahleinrichtungen SW1 bis SW7 entsprechend verbunden, und die Ausgangsenden Q der DFF2-DFF7 auf der rechten Seite und die Masse sind mit den zweiten Eingangsenden I1 ent sprechend verbunden, so daß das am Eingangsende I1 eingegebene Signal aus dem Ausgangsende Y ausgegeben wird und der Ausgang des DFF auf der rechten Seite zu den DFF auf der linken Seite verschoben wird, um die Linksver schiebung in jeder Auswahleinrichtung SW1-SW7 auszu führen, wenn sich das Phasenvergleichssignal R/L auf dem "H"-Pegel befindet, und andererseits wird die Rechtsver schiebung ausgeführt, wenn das Phasenvergleichssignal R/L auf dem "L"-Pegel liegt.

Das bedeutet, daß in dem Zustand, in welchem der Ver zögerungstakt DC4 als Phase-Locked-Takt S32 gewählt wird, das heißt, wenn das Ausgangssignal Q4 auf dem "H"-Pegel liegt, wenn die Rechtsverschiebung stattfindet, dann nehmen das Ausgangssignal Q5 den "H"-Pegel und die Ausgangssignale Q1, Q2, Q3, Q4, Q6 und Q7 den "L"-Pegel an, wobei der Verzögerungstakt DC5 gewählt wird. Einer der Verzögerungstakte DC1 bis DC7 kann bei der Rechtsver schiebung und der Linksverschiebung ausgewählt werden.

Nachstehend ist eine Art der in Fig. 3 gezeigten Phasenvergleichsschaltung 111 in Fig. 5 dargestellt. In Fig. 5 bezeichnet 141 ein D-Typ-Flipflop, dessen Dateneingangsende D mit dem Eingangsende A der Phasen vergleichsschaltung 111 verbunden ist und dessen Takt eingangsende mit dem Eingangsende B der Phasenvergleichs schaltung 111 verbunden ist, zum Ausgeben eines Phasen vergleichssignals R/L aus seinem Ausgangsende Q, und 142 bezeichnet ein Kipp-Typ-Flipflop (nachstehend als TFF bezeichnet), dessen Dateneingangsende D mit einem Aus gangsende Q verbunden ist und dessen Takteingangsende mit dem Eingangsende B der Phasenvergleichsschaltung 111 ver bunden ist, zum Eingeben einer Inversionslogik des am Eingangsende B eingegebenen Signals am Takteingangsende und zum Ausgeben eines Signals als Phasenschaltsignal C aus dem Ausgangsende Q.

Bei dem Aufbau, bei welchem der gewählte Verzögerungstakt DC1-DC7 beim letzten Übergang des am Eingangsende B eingegebenen Taktsignals geschaltet wird und bei welchem der Phasenvergleich an den am Eingangsende A und am Eingangsende B entsprechend eingegebenen Signalen wieder beim ersten Übergang des Taktsignals ausgeführt wird, welches am Eingangsende B unmittelbar nach diesem eingegeben wird, wenn der Zyklus des Signals aus dem Eingangsende A im Vergleich zum Verzögerungsbetrag der Daten in der Logikschaltung 26 kurz ist, findet das Schalten des Verzögerungstakts für den nächsten Phasen vergleich nicht zur richtigen Zeit statt. Zu dieser Zeit werden das am Eingangsende B eingegebene Signal, welches nicht rechtzeitig war, und das am Eingangsende A einge gebene Signal wieder zur Phasenschaltung verglichen, daher kann der Normalbetrieb nicht ausgeführt werden. Beispielsweise kann eine Rechtsverschiebung kontinu ierlich zweimal ausgeführt sein, wenn eine einzelne Rechtsverschiebung ausreichend ist. Das TFF 142 ver längert den Zyklus des Phasenschaltsignals C im Vergleich zu dem am Eingangsende B eingegebenen Signal um das Doppelte, um den vorstehend beschriebenen Nachteil zu beseitigen. Oder die am Eingangsende A und am Eingangs ende B eingegebenen Signale können miteinander ausge tauscht werden und das Phasenvergleichssignal R/L aus dem Q des DFF 141 abgenommen werden.

Die Phasenvergleichsschaltung 111 gibt den "H"-Pegel als Phasenvergleichssignal R/L aus, wenn das aus dem Eingangsende A eingegebene Signal auf dem "H"-Pegel liegt, wenn ein erster Übergang des aus dem Eingangsende B eingegebenen Signals stattfindet, und sie gibt den "L"- Pegel als Phasenvergleichssignal R/L aus, wenn das aus dem Eingangsende A eingegebene Signal auf dem "L"-Pegel liegt. Wenn folglich beispielsweise das am Eingangsende A eingegebene Taktsignal CK dem am Eingangsende B einge gebenen Taktsignal CK4 um 1/2 Zyklus oder weniger vor eilt, dann befindet sich das Phasenvergleichssignal R/L auf dem "H"-Pegel. Wenn im Gegensatz dazu das am Ein gangsende A eingegebene Taktsignal CK dem am Eingangsende B eingegebenen Taktsignal CK4 um mehr als 1/2 Zyklus nacheilt, dann befindet sich das aus der Phasenver gleichsschaltung 111 ausgegebene Phasenvergleichssignal R/L auf dem "L"-Pegel.

Ein Taktsignal, welches einen im Vergleich zu dem am Eingangsende B eingegebenen Taktsignal doppelten Zyklus aufweist und um 1/2 Zyklus nacheilt, wird als Phasen schaltsignal C verwendet, so daß das Phasenvergleichs signal R/L am ersten Übergang des am Eingangsende B eingegebenen Signals bestimmt wird und das Phasenschalt signal C beim zweiten letzten Übergang des am Eingangs ende B eingegebenen Signals unter Berücksichtigung der Signalverzögerung in der Logikschaltung 26 zunimmt.

Nachstehend wird der Betrieb von jedem Teil der in den Fig. 3, 4 und 5 gezeigten integrierten Schaltungs einrichtung unter Bezugnahme auf Fig. 6 beschrieben werden. Fig. 6 stellt ein Impulsdiagramm dar, welches den Betrieb der Phase-Locked-Schaltung 32 in der in Fig. 1 gezeigten integrierten Schaltung 25 darstellt.

Bei der Initialisierung (bis zur Zeit T1) ist die Auswahlschaltung 109 rückgesetzt und nur der Ausgang Q4 des DFF4 in der Auswahlschaltung 109 erhält den "H"- Pegel, da das Initialisierungssignal R den "H"-Pegel erhält, und die Ausgänge der DFF1-3 und der DFF5-7 gehen auf den "L"-Pegel, so daß der Verzögerungstakt DC4 aus der Phase-Locked-Schaltung 32 ausgegeben wird und die Impulsform des Verzögerungstakts DC4 am Phase-Locked-Takt S32 ab der Zeit T2 erscheint. Das Signal S32 wird an die sequentielle Schaltung 27 durch den Taktpuffer 31 ausge geben. Das Ausgangssignal des Puffers Bu25 wird in das Eingangsende B der Phasenvergleichsschaltung 111 durch den Puffer 110 eingegeben. Folglich weist das am Ein gangsende B der Phasenvergleichsschaltung 111 eingegebene Taktsignal eine bestimmte Ausbreitungsverzögerungszeit bezüglich des Ausgangssignals S32 der Phase-Locked- Schaltung 32 auf.

Zur Zeit T3 nimmt im DFF 141 das am Eingangsende B eingegebene Taktsignal zu, und das am Eingangsende A eingegebene Taktsignal befindet sich auf dem "H"-Pegel, so daß das Phasenvergleichssignal R/L den "H"-Pegel erhält. Das aus dem TFF142 ausgegebene Phasenschaltsignal C befindet sich auf dem "L"-Pegel.

Das heißt, zur Zeit T3 eilt das am Eingangsende A ein gegebene Taktsignal dem am Eingangsende B eingegebenen Taktsignal um einen 1/2 Zyklus oder weniger voraus. Um nun die Phasendifferenz zwischen dem am Eingangsende B eingegebenen Taktsignal und dem am Eingangsende A eingegebenen Taktsignal zu verkleinern, muß nur das am Eingangsende B eingegebene Taktsignal voreilen, daher sollte der Verzögerungstakt DC4, der gerade als aus der Phase-Locked-Schaltung 32 ausgegebenes Signal S32 gewählt ist, durch den Verzögerungstakt DC3 ersetzt werden, welcher gegenüber diesem eine voreilende Phase aufweist. Folglich wird im Schieberegister, welches die in Fig. 4 gezeigten Auswahleinrichtungen SW1-SW7 und die DFF1-7 enthält, das Ausgangssignal Q4 des DFF4 durch Verschieben nach der linken Seite auf den "L"-Pegel gebracht, und ferner wird das Ausgangssignal Q3 des DFF3 auf den "H"- Pegel gebracht.

Zur Zeit T4 ändert sich das Phasenschaltsignal C auf den "H"-Pegel, da das am Eingangsende B eingegebene Takt signal im TFF142 abnimmt. Zu dieser Zeit wird der "H"- Pegel noch als Phasenvergleichssignal R/L im DFF141 gehalten. Wenn folglich die Auswahlschaltung 109 diese Ausgangssignale aus der Phasenvergleichsschaltung 111 empfängt, dann führt sie eine linksseitige Verschiebung aus und gibt die Phase-Locked-Schaltung 32 den Ver zögerungstakt DC3 als Ausgangssignal S32 aus.

Zur Zeit T5, wenn das am Eingangsende B der Phasenver gleichsschaltung 111 eingegebene Taktsignal zunimmt, befindet sich das an ihrem Eingangsende A eingegebene Taktsignal auf dem "H"-Pegel, da das am Eingangsende A eingegebene Taktsignal im Vergleich zu dem am Eingangs ende B eingegebenen Taktsignal eine voreilende Phase aufweist. Zu dieser Zeit nimmt das am Eingangsende B eingegebene Taktsignal der Phasenvergleichsschaltung 111 zu, doch das aus dem DFF141 ausgegebene Phasenvergleichs signal R/L wird auf dem "H"-Pegel gehalten, da sich das Eingangsende A auf dem "H"-Pegel befindet.

Zur Zeit T6 nimmt das am Eingangsende B der Phasenver gleichsschaltung 111 eingegebene Taktsignal ab, und das aus dem TFF142 ausgegebene Phasenschaltsignal C ändert sich auf den "L"-Pegel. Zur Zeit T7 nimmt das am Ein gangsende B eingegebene Taktsignal zu, doch das Eingangs ende A befindet sich auf dem "H"-Pegel, und das Phasen vergleichssignal R/L hält den "H"-Pegel aufrecht.

Zur Zeit T8 ändert sich dann das aus dem TFF142 ausge gebene Phasenschaltsignal C auf den "H"-Pegel, wenn das am Eingangsende B der Phasenvergleichsschaltung 111 eingegebene Taktsignal abnimmt, und das Schieberegister in der Auswahlschaltung 109 führt die linksseitige Verschiebung entsprechend aus. Daher wird der aus der Verzögerungsschaltung 108 ausgegebene Verzögerungstakt DC2 in der Auswahlschaltung 109 gewählt und der Ver zögerungstakt DC2 als Ausgangssignal S32 der Auswahlschaltung 109 ausgegeben.

Zur Zeit T9, wenn das am Eingangsende B der Phasenver gleichsschaltung 111 eingegebene Taktsignal abnimmt, ändert sich das aus dem TFF142 ausgegebene Phasenschalt signal C vom "H"-Pegel zum "L"-Pegel.

Zur Zeit T10 ist das am Eingangsende A eingegebene Signal gegenüber dem am Eingangsende B der Phasenvergleichs schaltung 111 eingegebenen Signal verzögert, da der Verzögerungstakt DC2 in der Auswahlschaltung 109 gewählt wird. Wenn das am Eingangsende B der Phasenvergleichs schaltung 111 eingegebene Taktsignal zunimmt, dann ändert sich das aus dem DFF141 ausgegebene Phasenvergleichs signal R/L auf den "L"-Pegel, da sich das Eingangsende A der Phasenvergleichsschaltung 111 auf dem "L"-Pegel befindet.

Zur Zeit T11, wenn das am Eingangsende B der Phasenver gleichsschaltung 111 eingegebene Taktsignal abnimmt, ändert sich das Phasenschaltsignal C im TFF142 vom "L"- Pegel zum "H"-Pegel. Folglich wird die rechtsseitige Verschiebung im Schieberegister in der Auswahlschaltung 109 durchgeführt und der Verzögerungstakt DC3 anstelle des Verzögerungstakts DC2 gewählt. Danach werden die Verzögerungstakte DC2 und DC3 abwechselnd gewählt, und die Phase des am Eingangsende A der Phasenvergleichs schaltung 111 eingegebenen Taktsignals und die Phase des am Eingangsende B eingegebenen Signals stimmen nahezu miteinander überein.

Der Puffer 110 weist größenmäßig den gleichen Ver zögerungsbetrag wie der Puffer Bu22 zwischen seinem Eingangssignal und seinem Ausgangssignal auf. Folglich bedeutet die Übereinstimmung zwischen der Phase des am Eingangsende A der Phasenvergleichsschaltung 111 einge gebenen Taktsignals und dem am Eingangsende B einge gebenen Signal, daß die Phase des an die sequentielle Schaltung 27 aus dem Puffer Bu25 ausgegebenen Signals SBu25 und die Phase des aus der Taktoszillationsschaltung 1 ausgegebenen Taktsignals CK miteinander übereinstimmen. Auf diese Weise können mit der Phase-Locked-Schaltung 32 die Ausbreitungsverzogerungszeiten des Puffers Bu22 und des Taktpuffers 31 in der integrierten Schaltung 25 offensichtlich beseitigt werden.

Nun kann der Puffer 110 aus der in Fig. 3 dargestellten Phase-Locked-Schaltung 32 entfernt werden, bei welcher nur die Ausbreitungsverzögerungszeit des Taktpuffers 31 durch die Phase-Locked-Schaltung 32 kompensiert ist.

Nachstehend zeigen die Fig. 7 und 8 eine andere Art einer Auswahlschaltung. Fig. 7 stellt ein Schaltbild dar, welches den Aufbau der Auswahlschaltung zeigt. In Fig. 7 bezeichnet 133 ein OR-Gatter, welches als Eingang das Rücksetzsignal R an einem ersten Eingangsende, das Ausgangssignal Q7 des DFF7 an einem zweiten Eingangsende und das Ausgangssignal Q1 des DFF1 an einem dritten Eingangsende empfängt, und die anderen Bezugszeichen sind die gleichen wie diejenigen in Fig. 4, welche ent sprechende Teile in Fig. 4 bezeichnen. Die in Fig. 7 dargestellte Auswahlschaltung 109a unterscheidet sich von der Auswahlschaltung 109 darin, daß sie das OR-Gatter 133 aufweist. Im OR-Gatter 133 wird eine logische Summe des Ausgangssignals Q1 des DFF1 in der ersten Stufe, des Ausgangssignals Q7 des DFF7 in der letzten Stufe und des von außen eingegebenen Initialisierungssignals R gebil det, und sein Ausgang dient als Initialisierungssignal. Durch Vorsehen des OR-Gatters 133 wird ein Aufbau er reicht, bei welchem ein Rücksetzen für die Auswahl schaltung 109a ausgeführt wird, selbst wenn das Ausgangs signal Q1 des DFF1 oder das Ausgangssignal Q7 des DFF7 den "H"-Pegel erreicht. Wenn zum Beispiel die Phasen synchronisation verletzt wird, wodurch verursacht wird, daß das DFF in der ersten Stufe oder an der letzten Stufe der Auswahlschaltung 109a gewählt wird, dann kann die Phase-Locked-Schaltung 32 dazu gezwungen werden, initialisiert zu werden.

Ein Betrieb der Auswahlschaltung 109a wird unter Bezug nahme auf das Impulsdiagramm der Fig. 8 beschrieben werden. In Fig. 8 wird bis zur Zeit T20 mit dem in die Auswahlschaltung 109a von außen eingegebenen Rücksetz signal R, welches den "H"-Pegel erhält, die Auswahl schaltung 109a rückgesetzt, und nur das Ausgangssignal Q4 des DFF4 liegt auf dem "H"-Pegel, und die Ausgangssignale der anderen DFF1-3, DFF5-7 liegen auf dem "L"- Pegel.

Nun erfolgt eine Beschreibung des Falls, daß die Phasen synchronisation verletzt ist und das Phasenvergleichs signal R/L beispielsweise auf den "L"-Pegel festgelegt ist. Zu dieser Zeit wird jederzeit das Phasenschaltsignal C aus der Phasenvergleichsschaltung 111 in die Auswahl schaltung 109a eingegeben, wobei die Auswahlschaltung 109a die internen Schieberegister nach rechts verschiebt, um die Ausgangssignale Q4-Q7 der DFF4 bis DFF7 nach einander auf den "H"-Pegel zu bringen (Zeit T21-T23).

Zur Zeit T23, wenn das Ausgangssignal Q7 des DFF7 den "H"-Pegel erreicht, ändert sich dann der Ausgang des OR- Gatters 133 zum "H"-Pegel, und die Auswahlschaltung 109a wird rückgesetzt. Folglich geht das Ausgangssignal Q4 des DFF4 auf den "H"-Pegel, und das Ausgangssignal Q7 des DFF7 geht auf den "L"-Pegel.

Wenn beispielsweise das Phasenvergleichssignal R/L im Gegensatz zum vorstehend beschriebenen Fall auf den "H"- Pegel festgelegt ist, dann wird zu jeder Zeit das Phasen schaltsignal C in die Auswahlschaltung 109a aus der Phasenvergleichsschaltung 111 eingegeben, wobei die Aus wahlschaltung 109a die internen Schieberegister nach links verschiebt, um die Ausgangssignale Q4-Q1 der DFF4-DFF1 nacheinander auf den "H"-Pegel zu bringen. Dann wird die Auswahlschaltung 109a mit dem Ausgangssignal Q1 des DFF1, welches den "H"-Pegel erreicht, dazu gezwungen, ähnlich wie im vorstehend beschriebenen Fall rückgesetzt zu werden.

Nachstehend wird die Beziehung zwischen jedem Taktsignal, den Eingangsdaten und den Ausgangsdaten in demjenigen Fall unter Bezugnahme auf Fig. 9 beschrieben werden, in welchem eine Mehrzahl von vorstehend beschriebenen integrierten Schaltungen verbunden ist. In Fig. 9 be zeichnet 1 eine Taktoszillationsschaltung zum Ausgeben des Taktsignals CK, 25 bezeichnet eine integrierte Schal tung mit einer Funktion, die derjenigen der in Fig. 1 dargestellten integrierten Schaltung 25 äquivalent ist, und 33 sowie 41 bezeichnen integrierte Schaltungen, welche sequentielle Schaltungen und die Phase-Locked- Schaltungen in der gleichen Weise wie die integrierte Schaltung 25 aufweisen. In Fig. 9 bezeichnen die gleichen Bezugszeichen wie diejenigen in Fig. 1 ent sprechende Teile in Fig. 1.

In der Figur bezeichnen 35 und 43 sequentielle Schal tungen, die in den integrierten Schaltungen 33 und 41 entsprechend vorgesehen sind, 36 und 44 bezeichnen Takteingangsanschlüsse zum Empfangen von Taktsignalen CK5 und CK6, welche in die integrierten Schaltungen 33 und 41 von außen eingegeben werden, 37 bezeichnet einen Daten eingangsanschluß zum Empfangen von Eingangsdaten DI5, welche in die integrierte Schaltung 33 von außen einge geben werden, 45 und 46 bezeichnen Dateneingangsan schlüsse, welche in die integrierte Schaltung 41 von außen eingegebene Eingangsdaten empfangen, 38 und 47 bezeichnen Datenausgangsanschlüsse zum Ausgeben der in den integrierten Schaltungen 33 und 41 verarbeiteten Daten nach draußen, Bu29 und Bu36 bezeichnen Puffer, deren Eingangsanschlüsse mit den Takteingangsanschlüssen 36 und 44 zum Empfangen der von außen in die integrierten Schaltungen 33 und 41 eingegebenen Taktsignale CK5 und CK6 verbunden sind, Bu30 bezeichnet einen Puffer, dessen Eingangsende mit dem Dateneingangsanschluß 37 zum Empfangen der von außen in die integrierte Schaltung 33 eingegebenen Eingangsdaten DI5 verbunden ist, Bu37 und Bu38 bezeichnen Puffer, deren Eingangsenden mit den Dateneingangsanschlüssen 45 und 46 zum Aufnehmen der von außen eingegebenen Eingangsdaten in die integrierte Schaltung 41 entsprechend verbunden sind, 40 und 49 bezeichnen Phase-Locked-Schaltungen in den integrierten Schaltungen 33 und 41, welche mit den Ausgangsenden der Puffer Bu29 und Bu36 entsprechend verbunden sind, Bu31 und Bu39 bezeichnen Hauptpuffer, welche in den integrierten Schaltungen 33 und 41 vorgesehen sind und Eingangsanschlüsse aufweisen, die mit den Phase-Locked- Schaltungen 40 und 49 verbunden sind, zum Zuführen der Taktsignale an die entsprechenden sequentiellen Schal tungen 35 und 43, Bu32-Bu34 und Bu40-Bu42 bezeichnen Puffer, deren Eingangsenden mit den Ausgangsenden der Puffer Bu31 und Bu39 verbunden sind und deren Ausgangs enden mit den sequentiellen Schaltungen 35 und 43 verbun den sind, zum direkten Zuführen der Taktsignale zu den entsprechenden sequentiellen Schaltungen 35 und 43, 39 und 48 bezeichnen Taktpuffer, welche die entsprechenden Puffer Bu32-Bu34 und die Puffer Bu40-Bu42 enthalten, Bu35 bezeichnet einen Puffer, dessen Eingangsende mit der sequentiellen Schaltung 35 verbunden ist und dessen Ausgangsende mit dem Datenausgangsanschluß 38 verbunden ist, zum externen Ausgeben der in der sequentiellen Schaltung 35 verarbeiteten Ausgangsdaten DO5 aus der integrierten Schaltung 33, und 47 bezeichnet einen Datenausgangsanschluß, welcher als Eingang an seinem Eingangsende den Ausgang der sequentiellen Schaltung 43 durch den Puffer Bu42 empfängt, zum Ausgeben der in der sequentiellen Schaltung 43 verarbeiteten Ausgangsdaten DO6 aus der integrierten Schaltung 41.

Ein aus dem Puffer Bu32 ausgegebenes Signal wird mit SBu32 bezeichnet, und ein aus dem Puffer Bu40 ausge gebenes Signal wird mit SBu40 bezeichnet. Ferner werden aus den Puffern Bu37 und Bu38 ausgegebene Signale mit SBu37 und SBu38 bezeichnet.

Nun sind die integrierte Schaltung 25 und die integrierte Schaltung 33 erste integrierte Schaltungen. Die integrierte Schaltung 41 ist die zweite integrierte Schaltung. Die integrierte Schaltung 25 nimmt die Ein gangsdaten DI4 in die sequentielle Schaltung 27 aus dem Dateneingangsanschluß 29 in Synchronisation mit dem Taktsignal CK4 (SBu25) auf, welches dem Takteingangs anschluß 28 von außen zugeführt wird, verarbeitet die Daten in der sequentiellen Schaltung 27 und gibt die in der sequentiellen Schaltung 27 erzeugten Ausgangsdaten DO4 aus dem Datenausgangsanschluß 30 nach draußen aus. Die integrierte Schaltung 33 nimmt die Eingangsdaten DI5 in die sequentielle Schaltung 35 aus dem Dateneingangs anschluß 37 in Synchronisation mit dem Taktsignal CK5 (SBu32) auf, welches dem Takteingangsanschluß 36 von außen zugeführt wird, verarbeitet die Daten in der sequentiellen Schaltung 35 und gibt die in der sequentiellen Schaltung 35 erzeugten Ausgangsdaten DO5 aus dem Datenausgangsanschluß 38 nach draußen aus. Die Taktsignale CK4, CK5 und CK6 unterscheiden sich vom aus der Taktoszillationsschaltung 1 ausgegegebenen Taktsignal CK, da die Impulsformen weniger steil werden und leichte Verzögerungen während der Übertragung verursacht werden, doch sie werden als die gleichen wie das Taktsignal CK behandelt, da die Unterschiede sehr gering sind.

Bei der integrierten Schaltung 41 ist der Dateneingangs anschluß 46 mit dem Datenausgangsanschluß 30 der integrierten Schaltung 25 verbunden, und ihr Datenein gangsanschluß 45 ist mit dem Datenausgangsanschluß 38 der integrierten Schaltung 33 verbunden. Die integrierte Schaltung 41 empfängt die in der integrierten Schaltung 25 und der integrierten Schaltung 33 verarbeiteten Daten DO4 und DO5 als Eingangsdaten am entsprechenden Daten eingangsanschluß 46 und Dateneingangsanschluß 45. Die eingegebenen Daten DO4 und DO5 werden in die sequentielle Schaltung 43 als Signale SBu38 und SBu37 durch den ent sprechenden Puffer Bu38 und den Puffer 37 eingegeben. In der sequentiellen Schaltung 43 werden die aus den Takt puffern Bu37 und Bu38 eingegebenen Signale SBu37 und SBu38 in Synchronisation mit dem Signal SBu40 verarbei tet.

Die Betriebsweisen der vorstehend beschriebenen integrierten Schaltung 25, der integrierten Schaltung 33 und der integrierten Schaltung 41 sind in Fig. 10 dargestellt. In der sequentiellen Schaltung 27 in der integrierten Schaltung 25 werden die Eingangsdaten DI4, wie beispielsweise die aus dem Dateneingangsanschluß 29 eingegebenen Daten dataF11, dataF12, dataF13, in Synchronisation mit dem Signal SBu25 verarbeitet, und die Ausgangsdaten DO4, wie beispielsweise die erzeugten Daten dataG9, dataG10, dataG11, werden aus dem Datenausgangs anschluß 30 in Synchronisation mit dem Signal SBu25 aus gegeben. Das Signal SBu25 weist eine Verzögerung auf, die gerade einem Zyklus bezüglich des Taktsignals CK ent spricht, so daß die Phasen des Taktsignals CK und des Taktsignals CK4 übereinstimmen. Diese Verzögerung wird im Puffer Bu22, in der Phase-Locked-Schaltung 32 und im Taktpuffer 31 verursacht. Durch das Durchlaufen des Prozesses in der sequentiellen Schaltung 27 und dem Puffer Bu28 werden die Ausgangsdaten DO4 gegenüber dem ersten Übergang des Signals SBu25 geringfügig verzögert ausgegeben. Folglich sind die Ausgangsdaten DO4 um eine bestimmte Zeit Δt30 bezüglich des Taktsignals CK ver zögert.

Ähnlich werden in der sequentiellen Schaltung 35 der integrierten Schaltung 33 die Eingangsdaten DI5, wie beispielsweise die aus dem Dateneingangsanschluß 37 eingegebenen Daten dataF11, dataF12, dataF13, in Synchronisation mit dem Signal SBu32 verarbeitet, und die Ausgangsdaten DO5, wie beispielsweise die erzeugten Daten dataH9, dataH10, dataH11, werden aus dem Datenausgangs anschluß 38 in Synchronisation mit dem Signal SBu32 ausgegeben. Das Signal SBu32 weist eine Verzögerung auf, die gerade einem Zyklus bezüglich des Taktsignals CK entspricht, so daß die Phasen des Taktsignals CK und des Taktsignals CK5 übereinstimmen. Diese Verzögerung findet im Puffer Bu29, in der Phase-Locked-Schaltung 40 und im Taktpuffer 39 statt. Durch das Laufen durch den Prozeß in der sequentiellen Schaltung 35 und dem Puffer Bu35 werden dann die Ausgangsdaten DO5 gegenüber dem ersten Übergang des Signals SBu32 geringfügig verzögert ausgegeben. Folglich ist das Ausgabe-Timing der Ausgangsdaten DO5 um eine bestimmte Zeit Δt32 bezüglich des ersten Übergangs des Taktsignals CK verzögert.

In der integrierten Schaltung 41 werden die am Daten eingangsanschluß 45 und am Dateneingangsanschluß 46 eingegebenen Ausgangsdaten DO5 und Ausgangsdaten DO4 zur sequentiellen Schaltung 43 durch den Puffer Bu37 und den Puffer Bu38 übertragen, wodurch sie weiter um eine bestimmte Zeit verzögert werden. Das Signal SBu37 wird in der sequentiellen Schaltung 35 und den Puffern Bu35 und Bu37 mit einer Verzögerung beaufschlagt und in die sequentielle Schaltung 43 eingegeben, wobei es um eine bestimmte Zeit Δt33 bezüglich des Taktsignals CK ver zögert ist. Das Signal SBu38 wird in der sequentiellen Schaltung 27 und den Puffern Bu28 und Bu38 mit einer Verzögerung beaufschlagt und in die sequentielle Schaltung 43 eingegeben, wobei es um eine bestimmte Zeit Δt31 bezüglich des Taktsignals CK verzögert ist. Nun sind die Verzögerungszeiten Δt33 und Δt31 der in die sequentielle Schaltung 43 eingegebenen Signale SBu37 und SBu38 verkürzt worden, da die Ausbreitungsverzögerungs zeit im Puffer Bu22 und im Taktpuffer 31 sowie im Puffer Bu29 und im Taktpuffer 39 durch die Phase-Locked-Schal tungen 32 und 40 beseitigt sind.

Da sich jedoch die Verzögerungszeit in der sequentiellen Schaltung 35, den Puffern Bu35 und Bu37 von der Ver zögerungszeit in der sequentiellen Schaltung 27 und den Puffern Bu28 und Bu38 unterscheidet, ist der Zulassungs bereich von Timing-Veränderungen des internen Taktsignals SBu40 zum Aufnehmen der Signale SBu37 und SBu38 in die sequentielle Schaltung 43 und zum Verarbeiten derselben klein, mit dem Ergebnis, daß die Datenübertragung/der Datenempfang kompliziert wird. Ferner ist die Ver arbeitungsgeschwindigkeit der integrierten Schaltung 41 klein, wodurch eine Vergrößerung der Arbeitsgeschwin digkeit verhindert wird, da die Datenverarbeitung und dergleichen mit der Verzerrung zwischen den Signalen SBu37 und SBu38 ausgeführt wird.

Die zweite Ausführungsform

Nachstehend wird die zweite bevorzugte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Figuren beschrieben werden. Fig. 11 stellt ein Schalt bild dar, welches eine integrierte Schaltung mit einer darin vorgesehenen Phase-Locked-Schaltung zeigt.

In der Figur bezeichnet 50 eine integrierte Schaltung, 51 bezeichnet eine Logikschaltung, die in der integrierten Schaltung 50 vorgesehen ist, 52 bezeichnet eine in der Logikschaltung 51 vorgesehene sequentielle Schaltung, 53 bezeichnet einen Takteingangsanschluß, welcher ein in die integrierte Schaltung 50 von außen eingegebenes Takt signal CK7 empfängt, 54 bezeichnet einen Dateneingangs anschluß, welcher in die integrierte Schaltung 50 von außen eingegebene Eingangsdaten DI7 empfängt, 55 bezeich net einen Datenausgangsanschluß zum Ausgeben der in der integrierten Schaltung 50 verarbeiteten Daten nach draußen, Bu50 bezeichnet einen Puffer, dessen Eingangs ende mit dem Takteingangsanschluß 53 verbunden ist, zum Aufnehmen des von außen eingegebenen Taktsignals CK7 in die integrierte Schaltung 50, Bu51 bezeichnet einen Puffer, dessen Eingangsende mit dem Dateneingangsanschluß 54 verbunden ist, zum Aufnehmen der von außen einge gebenen Eingangsdaten DI7 in die integrierte Schaltung 50, 57 bezeichnet eine mit dem Ausgangsende des Puffers Bu50 verbundene Phase-Locked-Schaltung zum Einstellen der Synchronisation des internen Takts der integrierten Schaltung 50, Bu52 bezeichnet einen Hauptpuffer, welcher in der Logikschaltung 51 vorgesehen ist und dessen Eingangsende mit der Phase-Locked-Schaltung 57 verbunden ist, zum Zuführen des Taktsignals zur sequentiellen Schaltung 52, Bu53-Bu54 bezeichnen Puffer, deren Ein gangsenden mit dem Ausgangsende der Phase-Locked-Schal tung 57 verbunden sind und deren Ausgangsenden mit der sequentiellen Schaltung 52 verbunden sind, zum direkten Zuführen des Taktsignals zur sequentiellen Schaltung 52, 56 bezeichnet einen Taktpuffer, welcher die Puffer Bu53-Bu55 enthält, und Bu56 bezeichnet einen Puffer, dessen Eingangsende mit der sequentiellen Schaltung 52 verbunden ist und dessen Ausgangsende mit dem Datenausgangsanschluß 55 verbunden ist, zum externen Ausgeben der in der sequentiellen Schaltung 52 verarbeiteten Ausgangsdaten DO7 aus der integrierten Schaltung 50.

Die Phase-Locked-Schaltung 57 ist mit dem Ausgangsende des Puffers Bu56 verbunden, um das Timing des internen Takts unter Verwendung der Ausgangssignale des Puffers Bu56 einzustellen.

Ein aus dem Puffer Bu50 ausgegebenes Signal wird mit SBu50 dargestellt, ein aus der Phase-Locked-Schaltung 57 ausgegebenes Signal wird mit S57 dargestellt, ein aus dem Puffer Bu51 ausgegebenes Signal wird mit SBu51 darge stellt, ein aus dem Puffer Bu53 ausgegebenes Signal wird mit SBu53 dargestellt, und ein aus der sequentiellen Schaltung 52 ausgegebenes Signal wird mit S52 darge stellt.

Nachstehend wird der Betrieb der in Fig. 11 dargestell ten integrierten Schaltung 50 unter Bezugnahme auf Fig. 12 beschrieben werden. Die Eingangsdaten D17 werden aus dem Dateneingangsanschluß 54 in Synchronisation mit dem Taktsignal CK7 am Takteingangsanschluß 53 eingegeben. Die Eingangsdaten DI7 umfassen eine Mehrzahl von Daten, wie beispielsweise dataK1, dataK2, dataK3, welche aufeinander folgend eingegeben werden.

Das am Takteingangsanschluß 53 eingegebene Taktsignal CK7 wird der integrierten Schaltung 50 durch den Puffer Bu50 zugeführt. Das heißt, der Puffer Bu50 gibt das Signal SBu50 in die integrierte Schaltung 50 aus. Das Signal SBu50 weist eine Verzögerung von einer bestimmten Zeit bezüglich des Taktsignals CK7 auf, welche im Puffer Bu50 hinzugefügt wird. Die Phase-Locked-Schaltung 57, welche das Ausgangssignal SBu50 des Puffers Bu50 empfangen hat, gibt das Signal S57 an den Puffer Bu52 aus. Die Phase des Ausgangssignals S57 der Phase-Locked-Schaltung 57 ist derart eingestellt, daß das Ausgangssignal DO7 des Puffers Bu56 mit der Phase des Taktsignals CK7 überein stimmt. Das heißt, die Ausbreitungsverzögerungszeit des Taktsignals in den Puffern Bu50, Bu56, der Phase-Locked- Schaltung 57, der sequentiellen Schaltung 52 und dem Taktpuffer 56 weist gerade die gleiche Länge wie ein Zyklus des Taktsignals CK7 auf.

Die eingegebenen Eingangsdaten DI7 werden in die integrierte Schaltung 50 durch den Puffer Bu51 aufge nommen. Das bedeutet, der Puffer Bu51 gibt das Signal SBu51 in die integrierte Schaltung 50 aus. Das Signal SBu51 hat eine Verzögerung von einer bestimmten Zeit, welche im Puffer Bu51 bezüglich des Taktsignals CK7 hinzugefügt wird.

Nun werden erste Übergänge des eingegebenen Taktsignals CK7 für jeden Takt aufeinanderfolgend mit CK7_-1, CK7_-2 und CK7_-3 dargestellt. Die Daten dataK2 werden in die sequentielle Schaltung 52 aufgenommen, um sie beim ersten Übergang (CK7_-1) des Signals SBu53 zu verarbeiten, welches dem ersten Übergang CK7_-1 des Taktsignals CK7 entspricht.

Die in der sequentiellen Schaltung 52 verarbeiteten Daten werden zum Puffer Bu56 als Signal S52 ausgegeben, welches in Synchronisation mit dem Signal SBu53 ist. Das Ausgabe- Timing des Signals S52 weist eine Verzögerung von einer bestimmten Zeit bezüglich des Signals SBu53 auf. Die aus dem Datenausgangsanschluß 55 ausgegebenen Ausgangsdaten DO7 sind gegenüber dem Signal S52 infolge der Verzögerung im Puffer Bu56 weiter verzögert, und das Ausgabe-Timing der Ausgangsdaten DO7 weist eine Verzerrung auf, welche gerade einem Zyklus des Taktsignals CK7 bezüglich eines ersten Übergangs des Taktsignals CK7 entspricht. Folglich koinzidieren die ersten Übergänge des Taktsignals CK7 mit dem Timing jeder der Daten dataL1, L2 und L3 zur Ausgabe- Startzeit miteinander.

Nachstehend wird die Beziehung zwischen jedem Taktsignal, den Eingangsdaten und den Ausgangsdaten in demjenigen Fall unter Bezugnahme auf Fig. 13 beschrieben werden, in welchem eine Mehrzahl von vorstehend beschriebenen integrierten Schaltungen verbunden sind. In Fig. 13 be zeichnet 1 eine Taktoszillationsschaltung zum Ausgeben des Taktsignals CK, 50 bezeichnet eine integrierte Schal tung mit Funktionen, die denjenigen der in Fig. 1 darge stellten integrierten Schaltung 50 äquivalent ist, und 60 sowie 70 bezeichnen integrierte Schaltungen, welche ähnlich zur integrierten Schaltung 50 sequentielle Schaltungen und Phase-Locked-Schaltungen aufweisen. In Fig. 13 bezeichnen die gleichen Bezugszeichen wie die in Fig. 1 entsprechende Teile in Fig. 1.

In der Figur bezeichnen 62 und 72 entsprechende sequentielle Schaltungen, die in den integrierten Schal tungen 60 und 70 vorgesehen sind, 63 und 73 bezeichnen entsprechende Takteingangsanschlüsse zum Empfangen von Taktsignalen CK8 und CK9, welche in die integrierten Schaltungen 60 und 70 von außen eingegeben werden, 64 bezeichnet einen Dateneingangsanschluß zum Empfangen der Eingangsdaten DI8, welche in die integrierte Schaltung 60 von außen eingegeben werden, 74 und 75 bezeichnen Daten eingangsanschlüsse zum Empfangen der in die integrierte Schaltung 70 von außen eingegebenen Eingangsdaten, 65 und 76 bezeichnen Datenausgangsanschlüsse zum externen Aus geben der in den integrierten Schaltungen 60 und 70 verarbeiteten Daten, Bu60 und Bu70 bezeichnen Puffer, deren Eingangsanschlüsse mit den Takteingangsanschlüssen 63 und 73 zum Empfangen der von außen in die integrierten Schaltungen 60 und 70 eingegebenen Taktsignale CK8 und CK9 verbunden sind, Bu61 bezeichnet einen Puffer, dessen Eingangsende mit dem Dateneingangsanschluß 64 zum Aufnehmen der von außen in die integrierte Schaltung 60 eingegebenen Eingangsdaten D18 verbunden ist, Bu71 und Bu72 bezeichnen Puffer, deren Eingangsenden mit den Dateneingangsanschlüssen 74 und 75 zum Aufnehmen der von außen eingegebenen entsprechenden Eingangsdaten in die integrierte Schaltung 70 verbunden sind, 67 bezeichnet eine Phase-Locked-Schaltung in der integrierten Schaltung 60, welche mit dem Ausgangsende des Puffers Bu60 verbunden ist, 78 bezeichnet eine Phase-Locked-Schaltung in der integrierten Schaltung 70, welche mit den Ausgangsenden der Puffer Bu70 und Bu74 verbunden ist, Bu62 und Bu73 bezeichnen Hauptpuffer, welche in den integrierten Schaltungen 60 und 70 vorgesehen sind und Eingangsanschlüsse aufweisen, die mit den Phase-Locked- Schaltungen 67 und 78 verbunden sind, zum Zuführen der Taktsignale an die entsprechenden sequentiellen Schaltungen 62 und 72, Bu63-Bu65 und Bu74-Bu76 bezeichnen Puffer, deren Eingangsenden mit den Ausgangs enden der Puffer Bu62 und Bu73 verbunden sind und deren Ausgangsenden mit den sequentiellen Schaltungen 62 und 72 verbunden sind, zum direkten Zuführen der Taktsignale zu den sequentiellen Schaltungen 62 und 72, 66 und 77 bezeichnen Taktpuffer, welche die entsprechenden Puffer Bu63-Bu65 und die Puffer Bu74-Bu76 enthalten, Bu66 bezeichnet einen Puffer, dessen Eingangsende mit der sequentiellen Schaltung 62 verbunden ist und dessen Ausgangsende mit dem Datenausgangsanschluß 65 verbunden ist, zum externen Ausgeben der in der sequentiellen Schaltung 62 verarbeiteten Ausgangsdaten DO8 aus der integrierten Schaltung 60, Bu67 bezeichnet einen Puffer, dessen Eingangsende mit dem Ausgangsende des Puffers Bu66 verbunden ist und dessen Ausgangsende mit der Phase- Locked-Schaltung 67 verbunden ist, und 76 bezeichnet einen Datenausgangsanschluß, welcher an seinem Eingangs ende als Eingang den Ausgang der sequentiellen Schaltung 72 durch den Puffer Bu76 empfängt, zum Ausgeben der in der sequentiellen Schaltung 72 verarbeiteten Ausgangs daten DO9 aus der integrierten Schaltung 70.

Ein aus dem Puffer Bu63 ausgegebenes Signal wird dann mit SBu63 bezeichnet, und ein aus dem Puffer Bu74 ausge gebenes Signal wird mit SBu74 bezeichnet. Ferner werden aus den Puffern Bu71 und Bu72 ausgegebene Signale mit SBu71 und SBu72 bezeichnet.

Nun sind die integrierte Schaltung 50 und die integrierte Schaltung 60 die ersten integrierten Schaltungen. Die integrierte Schaltung 70 ist die zweite integrierte Schaltung. Die integrierte Schaltung 50 nimmt die Eingangsdaten D17 aus dem Dateneingangsanschluß 54 in die sequentielle Schaltung 52 in Synchronisation mit dem Taktsignal CK7 (SBu53) auf, welches dem Takteingangs anschluß 53 von außen zugeführt wird, verarbeitet die Daten in der sequentiellen Schaltung 52 und gibt die in der sequentiellen Schaltung 52 erzeugten Ausgangsdaten DO7 aus dem Datenausgangsanschluß 55 nach draußen aus. Die integrierte Schaltung 60 nimmt die Eingangsdaten D18 in die sequentielle Schaltung 62 aus dem Dateneingangs anschluß 64 in Synchronisation mit dem Taktsignal CK8 (SBu63) auf, welches dem Takteingangsanschluß 63 von außen zugeführt wird, verarbeitet die Daten in der sequentiellen Schaltung 62 und gibt die in der sequentiellen Schaltung 62 erzeugten Ausgangsdaten DO8 aus dem Datenausgangsanschluß 65 nach draußen aus. Die Taktsignale CK7, CK8 und CK9 unterscheiden sich vom aus der Taktoszillationsschaltung 1 ausgegegebenen Taktsignal CK, da die Impulsformen weniger steil werden und leichte Verzögerungen während der Übertragung verursacht werden, doch die Unterschiede sind derart gering, daß sie als die gleichen wie das Taktsignal CK behandeln werden.

Bei der integrierten Schaltung 70 ist der Dateneingangs anschluß 75 mit dem Datenausgangsanschluß 55 der integrierten Schaltung 50 verbunden, und ihr Datenein gangsanschluß 74 ist mit dem Datenausgangsanschluß 65 der integrierten Schaltung 60 verbunden. Die integrierte Schaltung 70 empfängt die in der entsprechenden integrierten Schaltung 50 und der integrierten Schaltung 60 verarbeiteten Daten DO7 und DO8 aus dem Datenein gangsanschluß 75 und dem Dateneingangsanschluß 74 als Eingangsdaten. Die eingegebenen Daten DO7 und DO8 werden in die sequentielle Schaltung 72 als Signale SBu72 und SBu71 durch den entsprechenden Puffer Bu72 und den Puffer Bu71 eingegeben. Die sequentielle Schaltung 72 wird durch das Signal SBu74 getrieben, um die eingegebenen Signale SBu71 und SBu72 zu verarbeiten.

Die Betriebsweisen der vorstehend beschriebenen integrierten Schaltung 50, der integrierten Schaltung 60 und der integrierten Schaltung 70 sind in Fig. 14 dargestellt. In der sequentiellen Schaltung 52 der integrierten Schaltung 50 werden die aus dem Datenein gangsanschluß 54 eingegebenen Eingangsdaten DI7, welche die Daten dataK11, dataK12, dataK13 und dergleichen umfassen, in Synchronisation mit dem Signal SBu53 ver arbeitet, und die Ausgangsdaten DO7, welche die erzeugten Daten dataL9, dataL10, dataL11 und dergleichen umfassen, werden aus dem Datenausgangsanschluß 55 in Synchroni sation mit dem Signal SBu53 ausgegeben. Das Signal SBu53 weist eine bestimmte Ausbreitungsverzögerungszeit be züglich des Taktsignals CK auf, daher ist die Phase des Taktsignals CK7 gegenüber dem Taktsignal CK verzögert. Diese Verzögerung wird im Puffer Bu50, in der Phase- Locked-Schaltung 57 und im Taktpuffer 56 verursacht. Durch das Durchlaufen des Prozesses in der sequentiellen Schaltung 52 und dem Puffer Bu28 wird das Ausgabe-Timing der Ausgangsdaten DO7 gegenüber dem ersten Übergang des Signals SBu53 verzögert. Das Ausgabe-Timing der Ausgangs daten DO7 ist gerade um einen Zyklus dem Taktsignals CK bezüglich eines ersten Übergangs des Taktsignals CK verzögert. Das heißt, das Ausgabe-Timing der Ausgangs daten DO7 stimmt mit der Phase des Taktsignals CK über ein.

Ähnlich werden in der sequentiellen Schaltung 62 der integrierten Schaltung 60 die aus dem Dateneingangsan schluß 64 eingegebenen Eingangsdaten DI8 in Synchroni sation mit dem Signal SBu63 verarbeitet, und die erzeug ten Ausgangsdaten DO8 werden aus dem Datenausgangsan schluß 65 in Synchronisation mit dem Signal SBu63 aus gegeben. Das Signal SBu63 weist eine bestimmte Ausbrei tungsverzögerungszeit bezüglich des Taktsignals CK auf, so daß das Taktsignal CK8 gegenüber dem Taktsignal CK verzögert ist. Diese Verzögerung wird im Puffer Bu60, in der Phase-Locked-Schaltung 67 und im Taktpuffer 66 verursacht. Durch das Laufen durch den Prozeß in der sequentiellen Schaltung 62 und den Puffer Bu66 ist das Ausgabe-Timing der Ausgangsdaten DO8 gegenüber einem ersten Übergang des Signals SBu63 verzögert. Das Ausgabe- Timing der Ausgangsdaten DO8 eilt dem Taktsignal CK dann gerade um einen Zyklus des Taktsignals CK hinterher. Das bedeutet, daß das Timing des Ausgabebeginns aller Aus gangsdaten DO8 und die ersten Übergänge des Taktsignals CK miteinander koinzidieren.

In der integrierten Schaltung 70 ist das Taktsignal SBu74 zum Treiben der sequentiellen Schaltung 72 derart ein gestellt, daß seine Phase mit dem Taktsignal CK9 durch die Phase-Locked-Schaltung 78 koinzidiert. Andererseits werden die am Dateneingangsanschluß 74 und am Daten eingangsanschluß 75 eingegebenen Ausgangsdaten DO8 und Ausgangsdaten DO7 zur sequentiellen Schaltung 72 durch den Puffer Bu72 und den Puffer Bu71 übertragen, so daß beide Daten um eine bestimmte Zeit Δt40 verzögert sind, wenn die Verzögerungszeiten in den Puffern Bu71 und Bu72 gleichgesetzt werden. Die in die sequentielle Schaltung 72 eingegebenen Signale SBu71 und SBu72 weisen die gleiche Verzögerungszeit auf, um den Zulassungsbereich von Schwankungen des internen Taktsignals SBu74 zur Verarbeitung in der sequentiellen Schaltung 72 zu vergrößern, was eine einfache Datenübertragung und einen einfachen Datenempfang ergibt. Da die Phasen der Signale SBu71 und SBu72 miteinander übereinstimmen, kann ferner die Datenverarbeitungs-Geschwindigkeit vergrößert werden, um die Arbeitsgeschwindigkeit der integrierten Schal tungseinrichtung zu erhöhen.

Nachstehend ist der Aufbau der Phase-Locked-Schaltung, die in der in Fig. 11 gezeigten integrierten Schaltung vorgesehen ist, in Fig. 15 dargestellt. In Fig. 15 bezeichnet 1 eine außerhalb der integrierten Schaltung 50 vorgesehene Taktoszillationsschaltung zum Erzeugen eines Taktsignals CK, um das Taktsignal CK an den Takteingangs anschluß 53 zu legen, 100 bezeichnet eine außerhalb der integrierten Schaltung 50 vorgesehene Rücksetzschaltung zum Erzeugen eines Initialisierungssignals, Bu50 bezeich net einen Puffer, dessen Eingangsende mit dem Taktein gangsanschluß 53 verbunden ist, 208 bezeichnet eine Verzögerungsschaltung, welche in Reihe geschaltete Verzögerungselemente 201-207 umfaßt, zum Empfangen des durch den Puffer Bu50 eingegebenen Taktsignals als Eingang des Verzögerungselements 201 und Ausgeben der Verzögerungstakte DC1 bis DC7, welche gegenüber jedem der mit den Ausgangsenden der Verzögerungselemente 201-207 verbundenen Abgriffe sequentiell verzögert sind, 209 bezeichnet eine Auswahlschaltung, deren Eingangsenden den entsprechenden Verzögerungstakten DC1-DC7 entsprechen, welche aus der Verzögerungsschaltung 208 ausgegeben werden, und welche durch das eingegebene Initialisierungssignal R zum Auswählen und Ausgeben von nur einem der eingegebenen Verzögerungstakte DC1 bis DC7 gemäß einem Phasenschaltsignal C und einem Phasenver gleichssignal R/L initialisiert werden, 51 bezeichnet eine Logikschaltung, die in der integrierten Schaltung 50 vorgesehen ist und mit dem Ausgangssignal S57 betrieben wird, welches aus der Auswahlschaltung 209 ausgegeben wird, 56 bezeichnet einen Taktpuffer, welcher in der Logikschaltung 51 enthalten ist und Puffer Bu50-Bu55 zum Verteilen des Ausgangs 557 der Auswahlschaltung 209 in die Logikschaltung 51, 52 bezeichnet eine sequentielle Schaltung, welche in der Logikschaltung 51 enthalten ist und durch den Ausgang des Taktpuffers 56 getrieben wird, Bu57 bezeichnet einen Puffer, dessen Eingangsende mit dem Ausgangsende der sequentiellen Schaltung 52 verbunden ist und welcher den gleichen Verzögerungsbetrag wie der Puffer Bu50 aufweist, und 210 bezeichnet eine Phasenver gleichsschaltung zum Vergleichen der Phasen des Eingangs B, welcher der durch den Puffer Bu57 vorgesehene Ausgang der sequentiellen Schaltung 52 ist, und des Eingangs A, welcher der durch den Puffer Bu50 vorgesehene Ausgang der Taktoszillationsschaltung 1 ist, um ein Phasenvergleichs signal R/L und ein Phasenschaltsignal C gemäß ihrem Er gebnis auszugeben und sie der Auswahlschaltung 209 zur Verfügung zu stellen.

Jedes der Verzögerungselemente 201-207 kann von einem Puffer gebildet sein, und die Taktverzerrung des Ver zögerungselements beträgt etwa 0,2-0,3 ns. Und es ist notwendig, daß die Gesamtverzögerungszeit der Ver zögerungselemente 201-207 nicht kleiner als ein Zyklus des Taktsignals CK ist.

Der gleiche Aufbau wie derjenige der in Fig. 4 gezeigten Auswahlschaltung 109 wird als Auswahlschaltung 209 ver wendet.

Ferner kann eine Auswahlschaltung verwendet werden, welche den gleichen Aufbau wie die in Fig. 7 darge stellte Auswahlschaltung 109a aufweist.

Nachstehend stellt Fig. 16 ein Schaltbild einer Art der in Fig. 15 gezeigten Phasenvergleichsschaltung 210 dar. Das Eingangsende A der Phasenvergleichsschaltung 210 ist mit dem Dateneingangsende D des DFF 241 verbunden und das Eingangsende B ist mit dem Takteingangsende verbunden, wobei das Phasenvergleichssignal R/L aus dem Ausgangsende Q des DFF 241 entnommen wird. Das aus dem Eingangsende B eingegebene Signal wird durch einen Inverter 242 in vertiert, um es als Phasenschaltsignal C auszugeben.

Die Phasenvergleichsschaltung 210 gibt den "H"-Pegel als Phasenvergleichssignal R/L aus, wenn das aus dem Ein gangsende A eingegebene Signal auf dem "H"-Pegel liegt, wenn ein erster Übergang des aus dem Eingangsende B eingegebenen Signals stattfindet, und sie gibt den "L"- Pegel als Phasenvergleichssignal R/L aus, wenn das aus dem Eingangsende A eingegebene Signal auf dem "L"-Pegel liegt. Wenn folglich beispielsweise das am Eingangsende A der Phasenvergleichsschaltung 210 eingegebene Taktsignal CK dem am Eingangsende B eingegebenen Taktsignal CK7 um 1/2 Zyklus oder weniger voreilt, dann befindet sich das Phasenvergleichssignal R/L auf dem "H"-Pegel. Wenn jedoch im Gegensatz dazu das am Eingangsende A eingegebene Takt signal CK dem am Eingangsende B eingegebenen Taktsignal CK7 um weniger als 1/2 Zyklus nacheilt, dann befindet sich das aus der Phasenvergleichsschaltung 210 ausge gebene Phasenvergleichssignal R/L auf dem "L"-Pegel.

Ferner wird das am Eingangsende B der Phasenvergleichs schaltung 210 eingegebene Taktsignal invertiert, um das Phasenschaltsignal C zu werden, wobei das Phasenver gleichssignal R/L am ersten Übergang des am Eingangsende B eingegebenen Signals bestimmt wird und das Phasen schaltsignal C am letzten Übergang des am Eingangsende B eingegebenen Signals erzeugt wird.

Nachstehend wird der Betrieb von jedem Teil der in den Fig. 15, 4 und 16 gezeigten integrierten Schaltungs einrichtung unter Bezugnahme auf Fig. 17 beschrieben werden. Fig. 17 stellt ein Impulsdiagramm dar, welches den Betrieb der Phase-Locked-Schaltung 57 in der in Fig. 15 gezeigten integrierten Schaltung 50 darstellt.

Es wird angenommen, daß sich der Ausgang der sequentiellen Schaltung 52 wie "1" "0" "0" "1" "0" "0" . . . in Synchronisation mit dem Ausgang des Taktpuffers 56 ändert. Das Auftreten einer beliebigen Änderung ist praktisch ausreichend, doch die Annahme wird zur Verein fachung gemacht.

Bei der Initialisierung (bis zur Zeit T30) mit dem den "H"-Pegel erhaltenden Initialisierungssignal R wird die Auswahlschaltung 209 rückgesetzt, so daß nur das Aus gangssignal Q4 des DFF4 in der Auswahlschaltung 209 den "H"-Pegel erhält, und die Ausgänge der DFF1-3, DFF5-7 gehen auf den L"-Pegel, daher erscheint der Ver zögerungstakt DC4 im Phase-Locked-Takt S57, welcher aus der Phase-Locked-Schaltung 57 ausgegeben wird. Das Signal S57 wird an die sequentielle Schaltung 52 durch den Takt puffer 56 ausgegeben.

Zur Zeit T31 ändert sich das am Eingangsende B der Phasenvergleichsschaltung 210 eingegebene Signal vom "L"- Pegel zum "H"-Pegel, wenn die sequentielle Schaltung 52 wie vorstehend beschrieben betrieben wird.

Zu dieser Zeit eilt die Phase des am Eingangsende A ein gegebenen Taktsignals bezüglich des am Eingangsende B der Phasenvergleichsschaltung 210 eingegebenen Signals vor aus, so daß das am Eingangsende B der Phasenvergleichs schaltung 210 eingegebene Signal auf dem "H"-Pegel ist und der aus dem DFF241 ausgegebene Phasenvergleichsaus gang R/L auf dem "H"-Pegel ist. Andererseits ist das Phasenschaltsignal C eine Inversionslogik des zum Eingangsende B eingegebenen Signals, welches sich vom "H"-Pegel zum "L"-Pegel ändert.

Um nun die Phase des am Eingangsende B eingegebenen Taktsignals und die Phase des am Eingangsende A eingegebenen Taktsignals anzunähern, sollte das am Eingangsende A eingegebene Taktsignal, so wie es ist, aufrechterhalten werden, und nur das am Eingangsende B eingegebene Taktsignal sollte in der Phase voreilen, was bedeutet, daß die Auswahl zum Takt DC3 verändert werden sollte, welcher im Vergleich zum derzeit gewählten Ver zögerungstakt DC4 in der Voreilphase ist.

Zur Zeit T32 nimmt das Phasenschaltsignal C vom "L"-Pegel zum "H"-Pegel zu und führt das Schieberegister in der Auswahlschaltung 209 die Schiebeoperation durch. Zu dieser Zeit ist es im linksverschobenen Zustand, da das Phasenvergleichssignal R/L auf dem "H"-Pegel liegt. Zu sammen mit der Linksverschiebung ändert sich das Aus gangssignal Q4 des DFF4 vom "H"-Pegel zum "L"-Pegel, und das Ausgangssignal Q3 des DFF3 ändert sich vom "L"-Pegel zum "H"-Pegel, und der DC3 wird als S57 anstelle des DC4 ausgegeben.

Zur Zeit T33 nimmt das DFF241 als Daten das am Eingangs ende D eingegebene Signal auf, da sich das am Eingangs ende B eingegebene Signal vom "L"-Pegel zum "H"-Pegel ändert. Zu dieser Zeit eilt das am Eingangsende A ein gegebene Signal dem am Eingangsende B eingegebenen Signal voraus, und das am Eingangsende A eingegebene Signal befindet sich auf dem "H"-Pegel. Somit wird das Phasen vergleichssignal R/L auf dem "H"-Pegel behalten.

Zur Zeit T34 ändert sich das Phasenschaltsignal C vom "L"-Pegel zum "H"-Pegel, da sich das am Eingangsende B eingegebene Signal vom "H"-Pegel auf den "L"-Pegel ändert. Zu dieser Zeit wird eine Linksverschiebung in der Auswahlschaltung 209 durchgeführt, da sich das Phasen vergleichssignal R/L auf dem "H"-Pegel befindet, und das Signal DC2 als S57 aus der Auswahlschaltung 209 anstelle des Signals DC3 ausgegeben.

Zur Zeit T35 ändert sich das aus dem DFF241 ausgegebene Phasenvergleichssignal R/L zum "L"-Pegel, da das am Eingangsende A eingegebene Taktsignal bezüglich des am Eingangsende B eingegebenen Signals in der Nacheilphase ist und sich das am Eingangsende A eingegebene Signal auf dem "L"-Pegel befindet.

Zur Zeit T36 ändert sich das Phasenschaltsignal C vom "L"-Pegel zum "H"-Pegel, da sich das am Eingangsende B eingegebene Signal vom "H"-Pegel zum "L"-Pegel ändert. Zu dieser Zeit liegt das Phasenvergleichssignal R/L auf dem "L"-Pegel, so daß das Schieberegister in der Auswahl schaltung 209 nach rechts schiebt und somit das Signal DC3 als S57 aus der Auswahlschaltung 209 anstelle des Signals DC2 ausgegeben wird.

Danach ist die Phase des am Eingangsende A eingegebenen Signals ständig vorauseilend und gegenüber dem am Ein gangsende B eingegebenen Signal immer verzögert, wenn sich das am Eingangsende B eingegebene Signal ändert, wobei die Ausgangssignale DC3 und DC2 abwechselnd gewählt werden.

Da die Verzerrungen, d. h. die Synchronisationsge nauigkeit, des am Eingangsende A eingegebenen Signals und des am Eingangsende B eingegebenen Signals der Takt phasendifferenz der DC2 und der DC3 angenähert werden können, ist in einem derartigen Zustand die Synchroni sationsgenauigkeit verbessert, da die Verzögerungszeit für jede Stufe des Verzögerungselements verkürzt wird.

Infolgedessen stimmen die Phase des am Eingangsende A eingegebenen Signals und die vorauseilende Flanke des am Eingangsende B eingegebenen Signals mit großer Genauig keit miteinander überein, mit anderen Worten, die voraus eilende Flanke des Taktsignals CK der Taktoszillations schaltung 1 und das Timing des Ausgabestarts aller Daten der sequentiellen Schaltung 52 stimmen miteinander über ein, wenn der Puffer Bu50 und der Puffer Bu57 das gleiche Element sind, so daß die Ausbreitungsverzögerungszeiten des Puffers Bu50, des Taktpuffers 56 und der sequentiellen Schaltung 52 offensichtlich beseitigt werden können.

Wie in Fig. 18 dargestellt, kann in der in Fig. 11 gezeigten integrierten Schaltung 50 der zum Rückkoppeln des Taktsignals an die Phase-Locked-Schaltung 57 ver wendete Puffer Bu57 entfernt werden. In diesem Fall werden die Ausbreitungsverzögerungszeiten im Taktpuffer 56, in der sequentiellen Schaltung 52 und im Puffer Bu56 durch die Phase-Locked-Schaltung 57 kompensiert werden. Fig. 19 ist ein Impulsdiagramm, welches den Betrieb der integrierten Schaltung 50a darstellt. Wie in Fig. 19 dargestellt, stimmen in diesem Fall der erste Übergang des aus dem Puffer Bu50 ausgegebenen Taktsignals SBu50 und das Timing des Ausgabestarts aller aus dem Daten ausgangsanschluß 55 ausgegebenen Ausgangsdaten DO7 miteinander überein.

Ferner ist in der in Fig. 11 gezeigten integrierten Schaltung 50 der zum Rückkoppeln des Taktsignals zur Phase-Locked-Schaltung 57 verwendete Puffer Bu57 entfernt, und der Aufbau kann, wie in Fig. 20 dar gestellt, eingefügt werden, bei welchem das Ausgangs signal S52 der sequentiellen Schaltung 52 zur Phase- Locked-Schaltung 57 rückgekoppelt wird. In diesem Fall werden nur die Ausbreitungsverzögerungszeiten des Takt puffers 56 und der sequentiellen Schaltung 52 durch die Phase-Locked-Schaltung 57 kompensiert. Fig. 21 ist ein Impulsdiagramm, welches den Betrieb der integrierten Schaltung 50b darstellt. Wie in Fig. 21 gezeigt, koinzidieren in diesem Fall der erste Übergang des aus dem Puffer Bu50 ausgegebenen Taktsignals SBu50 und das Ausgabe-Timing von jedem aus der sequentiellen Schaltung 52 ausgegebenen Daten(dataL1 u. a.)-Signal S52 mit einander.

Nachstehend ist eine in der zweiten bevorzugten Aus führungsform verwendete andere Art der Phase-Locked- Schaltung in Fig. 22 dargestellt.

In Fig. 22 bezeichnet 250 eine rückgesetzte D-Typ-Flip flop-Schaltung, deren Takteingangsende mit dem Phasen vergleichssignal-Ausgangsende R/L der Phasenvergleichs schaltung 210 verbunden ist, deren Dateneingangsende D auf Massepotential festgelegt ist, deren Rücksetzsignal- Eingangsende R das aus der Rücksetzschaltung 100 aus gegebene Initialisierungssignal als Eingang empfängt und deren Setzsignal-Eingangsende SE das aus der Auswahl schaltung 209 ausgegebene Signal Q1 als Eingang empfängt. 255 bezeichnet eine Auswahleinrichtung, deren Eingangs ende I0 mit dem Phasenvergleichssignal-Ausgangsende R/L der Phasenvergleichsschaltung 210 verbunden ist, deren Eingangsende I1 auf Massepotential festgelegt ist, deren Auswahleingangsende S das Ausgangssignal Q des DFF 250 als Eingang empfängt und deren Ausgangsende Y mit dem Phasenvergleichssignal-Eingangsende R/L der Auswahl schaltung 209 verbunden ist.

Nachstehend wird der Betrieb unter Bezugnahme auf Fig. 23 beschrieben werden, bei welchem diese Phase-Locked- Schaltung als Phase-Locked-Schaltung 57 der in Fig. 11 dargestellten integrierten Schaltung 50 verwendet wird. Es wird beispielsweise vorausgesetzt, daß das Phasenver gleichssignal R/L der Phasenvergleichsschaltung 210 mit fehlender Synchronisation auf den "H"-Pegel festgelegt ist, nachdem das Initialisierungssignal R eingegeben wird, um den Betrieb bis zur Zeit T49 zu starten. Dann wird angenommen, daß die Auswahlschaltung 209 einen Takt mit voreilender Phase wählt, das heißt, daß sie die linksseitige Verschiebeoperation ausführt und daß die Ausgangssignale Q4-Q1 der DFF4-DFF1 aufeinander folgend auf den "H"-Pegel gehen (von der Zeit T40 bis zur Zeit T43). Oder es wird angenommen, daß die Phasen der am Eingangsende A und Eingangsende B eingegebenen Signale nicht koinzidieren und schließlich der Verzögerungstakt DC1 in der letzten Stufe gewählt wird.

Zur Zeit T43 erreicht das Ausgangssignal Q1 des DFF1 der Auswahlschaltung 209 den "H"-Pegel. Zu dieser Zeit ist das DFF250 gesetzt, geht das Ausgangssignal Q des DFF250 auf den "H"-Pegel und wählt die Auswahleinrichtung 255 den "L"-Pegel, welcher am Eingangsende I1 eingegeben wird, um ihn aus dem Ausgangsende Y auszugeben, so daß die Auswahlschaltung 209 dazu gezwungen wird, den Verzögerungsphasentakt zu wählen. Das heißt, in der Zeit T44-T48 führt das Schieberegister in der Auswahl schaltung 209 nacheinander die Rechtsverschiebung durch. Die Auswahl des Verzögerungsphasentakts wird solange aufrechterhalten, bis sich das Phasenvergleichssignal R/L der Phasenvergleichsschaltung 210 vom "L"-Pegel zum "H"- Pegel ändert. Wenn das am Eingangsende B eingegebene Signal zur Zeit T49 vom "L"-Pegel auf den "H"-Pegel zu nimmt, dann ändert sich das am Takteingangsende des DFF250 eingegebene Phasenvergleichssignal R/L vom "L"- Pegel zum "H"-Pegel, um das Ausgangssignal Q des DFF250 auf den "L"-Pegel zu bringen, und gibt die Auswahlein richtung 255 das aus der Phasenvergleichsschaltung 210 ausgegebene Phasenvergleichssignal R/L an die Auswahl schaltung 209 als Ausgangssignal aus. Das heißt, die Aus wahleinrichtung 255 gelangt in den Normalzustand, in welchem sie das aus der Phasenvergleichsschaltung 210 ausgegebene Phasenvergleichssignal R/L wählt und es ausgibt. Auf diese Weise werden Verzögerungstakte an den folgenden Stufen solange ausgewählt, bis die Phase über einstimmt.

Im Ergebnis wird der Betrieb nicht verhindert, wenn die Phasensynchronisation aufgehoben ist, und ein derartiges Problem, wie das Einrasten auf das Signal S57 kann ver mieden werden, da die Phase des Phase-Locked-Takts S57 kontinuierlich verändert wird.

Es kann ferner ein derartiger Schaltungsaufbau verwendet werden, bei welchem die linksseitige Verschiebung er zwungen wird, wenn der "H"-Pegel aus dem DFF7 ausgegeben wird, indem die Verbindungen der Schaltungen geändert werden, derart daß das Ausgangssignal Q7 des DFF7 in der Auswahlschaltung 209 am Rücksetzsignal-Eingangsende SE des DFF250 eingegeben wird und das Eingangsende I1 der Auswahleinrichtung 255 auf den "H"-Pegel festgelegt wird.

Nachstehend zeigt Fig. 24 eine andere Art einer Auswahl schaltung. Sie ist nicht bevorzugt, da es eine lange Zeit erfordert, bis die Phasen übereinstimmen, doch die Aus wahlschaltung kann unter Verwendung eines Zählers ausge führt sein. Die Auswahlschaltung 209a umfaßt einen Auf wärts-Abwärts-Zähler 260, einen Codierer 265, AND-Gatter 271-277 und ein OR-Gatter 280.

Der Aufwärts-Abwärts-Zähler 260 empfängt das Phasenver gleichssignal R/L an seinem Aufwärts-Abwärts-Eingangsende U/D, das Phasenschaltsignal C an seinem Zähleingangsende und das Initialisierungssignal R an seinem Lasteingangs ende LOAD. Der Codierer 265 ist mit Ausgangsenden C1-C3 des Aufwärts-Abwärts-Zählers 260 zum Codieren der aus dem Aufwärts-Abwärts-Zähler 260 ausgegebenen Signale C1-C3 verbunden. Bei jedem der AND-Gatter 271-277 ist deren eines Eingangsende mit jeweils einem der Ausgangssignale Q1-Q7 des Codierers 265 verbunden und deren anderes Eingangsende mit einem entsprechenden der Verzögerungs takte DC1-DC7 verbunden. Das OR-Gatter 280 empfängt die Ausgangssignale S271-S277 der AND-Gatter 271-277 an seinen entsprechenden Eingangsenden und gibt das Aus gangssignal als Phase-Locked-Takt S57 aus.

Eine Funktionstabelle des Aufwärts-Abwärts-Zählers 260 ist in Tabelle 1 dargestellt.

Tabelle 1

Eine Funktionstabelle des Codierers 265 ist in Tabelle 2 dargestellt.

Tabelle 2

Bei der Initialisierung sind der Zählerausgang = "100" und der Codiererausgang Q4 = "H". Wenn sich das Phasen vergleichssignal R/L auf dem "H"-Pegel befindet, dann führt der Zähler 260 ein Abwärtszählen durch und ändert der Codierer 265 die Auswahl zu einem Verzögerungstakt in der Voreilphase, so daß die gleiche Operation wie in der Auswahlschaltung 209 durchgeführt werden kann.

Nachstehend ist eine andere Art der Auswahlschaltung in Fig. 25 dargestellt. Fig. 25 ist ein Schaltbild, welches den Aufbau der Auswahlschaltung darstellt. In Fig. 25 bezeichnet 285 ein OR-Gatter, welches als Ein gang das Rücksetzsignal R an seinem ersten Eingangsende, das Ausgangssignal Q7 des Codierers 265 an seinem zweiten Eingangsende und das Ausgangssignal Q1 des Codierers 265 an seinem dritten Eingangsende empfängt, und die Bezugs zeichen sind die gleichen wie diejenigen in Fig. 24, welche die entsprechenden Teile in Fig. 24 bezeichnen. Die in Fig. 25 dargestellte Auswahlschaltung 209b unterscheidet sich von der in Fig. 34 dargestellten Auswahlschaltung 209a dadurch, daß das OR-Gatter 285 darin vorgesehen ist. Das OR-Gatter 285 ermittelt eine logische Summe der Ausgangssignale Q1 und Q7 des Codierers 265 und des Initialisierungssignal-Eingangs R, dessen Ausgang als Initialisierungssignal verwendet wird. Durch Vorsehen des OR-Gatters 285 kann die Auswahlschal tung 209b rückgesetzt werden, selbst wenn das Ausgangs signal Q1 oder Q7 des Codierers 265 auf den "H"-Pegel geht. Wenn beispielsweise die Phasensynchronisation ver letzt ist und der aus den Verzögerungselementen in der ersten oder letzten Stufe der Verzögerungsschaltung 108 ausgegebene Verzögerungstakt DC1, DC7 gewählt ist, dann kann eine schnelle Initialisierung an der Phase-Locked- Schaltung 57 ausgeführt werden.

Der Betrieb der Auswahlschaltung 209b wird unter Bezug nahme auf das Impulsdiagramm der Fig. 26 beschrieben werden. In Fig. 26 wird bis zur Zeit T50 die Auswahl schaltung 209b rückgesetzt, wobei das Rücksetzsignal R den "H"-Pegel erhält, (1, 0, 0) wird aus dem Aufwärts- Abwärts-Zähler 260 als Ausgangssignal (C1, C2, C3) ausgegeben, und nur das Ausgangssignal Q4 des Codierers 265 befindet sich auf dem "H"-Pegel, und die anderen Ausgangssignale Q1-Q3, Q5-Q7 befinden sich auf dem "L"-Pegel.

Nun wird der Fall beschrieben werden, in welchem die Phasensynchronisation verletzt ist und das Phasenver gleichssignal R/L auf den "L"-Pegel festgelegt ist. Zu dieser Zeit zählt der Aufwärts-Abwärts-Zähler 260 in der Auswahlschaltung 209b immer dann aufwärts, wenn das Phasenschaltsignal C aus der Phasenvergleichsschaltung 210 in die Auswahlschaltung 209b eingegeben wird, um die entsprechenden Ausgangssignale Q4-Q7 des Codierers 265 nacheinander auf den "H"Pegel zu bringen (Zeit T52-T53).

Wenn dann bei T53 das Ausgangssignal Q7 des Codierers 265 den "H"-Pegel erreicht, dann ändert sich der Ausgang des OR-Gatters 285 zum "H"-Pegel und wird der Aufwärts-Ab wärts-Zähler 260 rückgesetzt (Zeit T54). Folglich er reicht das Ausgangssignal Q4 des Codierers 265 den "H"- Pegel und geht das Ausgangssignal Q7 des DFF7 auf den "L"-Pegel.

Wenn im Gegensatz zu dem vorstehend beschriebenen Fall beispielsweise das Phasenvergleichssignal R/L auf den "H"-Pegel festgelegt ist, dann zählt der Aufwärts-Ab wärts-Zähler 260 in der Auswahlschaltung 209b immer dann abwärts, um die Ausgangssignale Q4-Q1 des Codierers 265 nacheinander auf den "H"-Pegel zu bringen, wenn das Phasenschaltsignal C aus der Phasenvergleichsschaltung 210 in die Auswahlschaltung 209b eingegeben wird.

Die dritte Ausführungsform

Nachstehend wird die dritte bevorzugte Ausführungsform der vorliegenden Erfindung unter Verwendung der Fig. 27 beschrieben werden. Fig. 27 ist ein Schaltbild, welches eine integrierte Schaltung und eine Phase-Locked-Schal tung zum Zuführen von Taktsignalen an die integrierte Schaltung darstellt, welche auf unterschiedlichen Substraten gebildet sind. In der Figur bezeichnet 300A eine integrierte Schaltung, welche eine Phase-Locked- Schaltung enthält, und 300B bezeichnet eine integrierte Schaltung, welche eine Logikschaltung 51 mit einer sequentiellen Schaltung 52 umfaßt. In der Figur bezeich net Bu80 einen in der integrierten Schaltung 300A vorge sehenen Puffer, dessen Eingangsende mit dem Ausgang der Phase-Locked-Schaltung 57 verbunden ist, zum Ausgeben des Ausgangssignals der Phase-Locked-Schaltung 57 aus der integrierten Schaltung 300A, Bu81 bezeichnet einen in der integrierten Schaltung 300B vorgesehenen Puffer, dessen Ausgangsende mit dem Taktpuffer 56a verbunden ist, zum Eingeben des Taktsignals von außen, 301 bezeichnet einen Taktsignal-Eingangsanschluß, welcher das Taktsignal CK7 als Eingang empfängt und mit dem Eingangsende eines Puffers Bu50 verbunden ist, 302 bezeichnet einen mit einem Eingangsende eines Puffers Bu57 verbundenen Ein gangsanschluß zum Empfangen des zur Phase-Locked-Schal tung 57 rückgekoppelten Taktsignals, 303 bezeichnet einen Verbindungspunkt zum Verbinden des Ausgangsendes des Puffers Bu80 und des Eingangsendes des Puffers Bu81, 304 bezeichnet einen Dateneingangsanschluß, an welchem die Eingangsdaten DI7 eingegeben werden und welcher mit einem Eingangsende eines Puffers Bu51 verbunden ist, 305 be zeichnet einen mit einem Ausgangsende eines Puffers Bu56 verbundenen Datenausgangsanschluß zum Ausgeben von in der integrierten Schaltung 300B verarbeiteten Daten, 56a bezeichnet einen Taktpuffer zum Verteilen des aus dem Puffer Bu81 ausgegebenen Taktsignals an die sequentielle Schaltung 52, und die gleichen Bezugszeichen wie die in Fig. 11 bezeichnen Teile, die äquivalente Funktions weisen zu denjenigen in Fig. 11 aufweisen. Die Funktionsweise einer Kombination der integrierten Schal tung 300A und der integrierten Schaltung 300B ist die gleiche wie die der in Fig. 15 dargestellten integrier ten Schaltung 50.

Beispielsweise ist es schwer zu erreichen, daß die Phase des aus dem Verbindungspunkt 303 eingegebenen Taktsignals CK7 mit der Phase der Ausgangsdaten DO7 allein mit Hilfe der integrierten Schaltung 300B koinzidiert. Wenn es erforderlich ist, die Phasen der Ausgangsdaten DO7 und des Taktsignals CK7 in Koinzidenz zu bringen, dann ist die integrierte Schaltung 300A, in welcher die Phase- Locked-Schaltung gebildet ist, mit dem Verbindungspunkt 303 verbunden, welcher ein Taktsignal-Eingangsanschluß der integrierten Schaltung 300B ist, sind der Daten ausgangsanschluß 305 und der Eingangsanschluß 302 ver bunden und wird das Taktsignal CK7 am Taktsignal-Ein gangsanschluß 301 der integrierten Schaltung 300A ein gegeben. Durch Verbinden der integrierten Schaltung 300A mit der integrierten Schaltung 300B ist das in die integrierte Schaltung 300B eingegebene Taktsignal in der integrierten Schaltung adäquat verzögert, um die Phase der aus der integrierten Schaltung 300B ausgegebenen Ausgangsdaten DO7 mit der Phase des Taktsignals CK7 in Koinzidenz zu bringen.

Nachstehend ist das Phasensynchronisations-System der Mehrzahl von die Phase-Locked-Schaltung umfassenden integrierten Schaltungen in Fig. 28 dargestellt. In Fig. 28 bezeichnet 400 eine integrierte Schaltung, 411 bezeichnet einen Eingangspuffer zum Eingeben des Takt signals, welches aus der externen Taktoszillationsschal tung 1 in die integrierte Schaltung 400 zugeführt wird, 410 bezeichnet eine Phase-Locked-Schaltung, die das Taktsignal als Eingang aus dem Eingangspuffer 411 empfängt, zum Einstellen der Phase des Taktsignals, 414 bezeichnet einen Taktpuffer, welcher das aus der Phase- Locked-Schaltung 410 ausgegebene Taktsignal als Eingang empfängt, zum Zuführen des Taktsignals zu jeder Schaltung in der integrierten Schaltung 400, 415 und 418 bezeichnen sequentielle Schaltungen, welche durch das aus dem Takt puffer ausgegebene Taktsignal getrieben werden, 419 be zeichnet einen Ausgangspuffer, welcher den Ausgang einer sequentiellen Schaltung 418 als Eingang empfängt, zum Ausgeben des Ausgangssignals der sequentiellen Schaltung 418 aus der integrierten Schaltung 400, und 420 bezeich net einen Ausgangspuffer, welcher den Ausgang der sequen tiellen Schaltung 415 als Eingang empfängt, zum Ausgeben des Ausgangssignals der sequentiellen Schaltung 415 aus der integrierten Schaltung 400. Die Phase-Locked-Schal tung 410 umfaßt eine Verzögerungsschaltung 412, eine Phasenvergleichsschaltung 417 und eine Auswahlschaltung 413. Die Verzögerungsschaltung 412 empfängt den Ausgang des Eingangspuffers 411 als Eingang, um eine Mehrzahl von Verzögerungstakten mit unterschiedlichen Verzögerungs zeiten an die Auswahlschaltung 413 auszugeben. Die Aus wahlschaltung 413 wählt einen aus der Verzögerungsschal tung ausgegebenen Verzögerungstakt entsprechend einem aus der Phasenvergleichsschaltung 417 ausgegebenen Steuer signal aus und gibt dasselbe zum Taktpuffer 414 aus. Der Ausgang aus der sequentiellen Schaltung 415 wird in die Phasenvergleichsschaltung 417 durch den Puffer 416 ein gegeben. Die Phasenvergleichsschaltung 417 vergleicht das aus dem Eingangspuffer 411 eingegebene Taktsignal mit dem aus dem Puffer 416 eingegebenen Taktsignal, um ein Steuersignal an die Auswahlschaltung auf Grundlage des Vergleichsergebnisses auszugeben.

In der Figur bezeichnet ferner 430 eine integrierte Schaltung, 441 bezeichnet einen Eingangspuffer, 440 be zeichnet eine Phase-Locked-Schaltung, 444 bezeichnet einen Taktpuffer, 445 bezeichnet eine sequentielle Schal tung, 442 bezeichnet eine Verzögerungsschaltung, 447 be zeichnet eine Phasenvergleichsschaltung, und 443 bezeich net eine Auswahlschaltung, wobei der von der strichlier ten Linie umgebene Teil in der integrierten Schaltung 430 den gleichen Aufbau aufweist wie der von der strichlier ten Linie umgebene Teil in der integrierten Schaltung 400. 448 bezeichnet eine in der integrierten Schaltung 430 vorgesehene sequentielle Schaltung, welche den Ausgang der integrierten Schaltung 400 durch einen Eingangspuffer 449 empfängt und welche durch das aus dem Taktpuffer 444 eingegebene Taktsignal getrieben wird.

In der Figur bezeichnet 450 eine integrierte Schaltung zum Aufnehmen des Ausgangs der integrierten Schaltung 400 in ein DFF453 unter Verwendung des Taktsignals der Takt oszillationsschaltung 1, um ihn in einer Logikschaltung 454 zu verarbeiten.

Die Phase-Locked-Schaltung 410 kann die Verzögerung im Taktpuffer 414, in der sequentiellen Schaltung 415 und im Eingangspuffer 411 beseitigen, und die Phase-Locked- Schaltung 440 kann die Verzögerung im Taktpuffer 444, in der sequentiellen Schaltung 445 und im Eingangspuffer 441 beseitigen, so daß die Übertragung von aus der integrier ten Schaltung 400 in die integrierte Schaltung 430 ge sendeten Daten erleichtert werden kann. Ferner können in einigen Fällen, wie bei der Datenübertragung aus der integrierten Schaltung 400 in die integrierte Schaltung 450, die Daten unter Verwendung des Taktsignals aus der Taktoszillationsschaltung 1 direkt im DFF453 in der integrierten Schaltung 450 aufgenommen werden. Praktisch sollte die Schaltung optimaler Phasenanpassung in Ab hängigkeit von der Übertragungsgeschwindigkeit und dem Verzögerungsbetrag innerhalb der integrierten Schaltung gewählt werden.

Obwohl die Phase-Locked-Schaltungen 410 und 440 in dieser bevorzugten Ausführungsform Phasen der Ausgänge der sequentiellen Schaltungen 415 und 445 vergleichen, kann sie gleichzeitig von dem Typ sein, welcher die Phase des Ausgangs der Taktpuffer 414 und 444 wie in der vorstehend beschriebenen bevorzugten Ausführungsform vergleicht. Hinsichtlich der Verbindungen unter einer Mehrzahl von integrierten Schaltungen können der Typ der Phase-Locked- Schaltung und die Kombination der die Phase-Locked-Schal tungen enthaltenden integrierten Schaltungen in Abhängig keit von den Bedingungen bei der Verwendung gewählt wer den.

Obgleich die Erfindung detailliert dargestellt und be schrieben worden ist, ist die vorstehende Beschreibung in allen Aspekten veranschaulichend und nicht beschränkend. Es ist daher selbstverständlich, daß zahlreiche Modifi kationen und Variationen angebracht werden können, ohne den Bereich der Erfindung zu verlassen.

Claims

1. Integrierte Schaltungseinrichtung mit
einer integrierten Schaltung (50), die an einem Eingang (53) ein Referenz-Taktsignal (CK7) empfängt und eine sequentielle Schaltung (52), die durch ein mit dem Referenz-Taktsignal (CK7) synchronisiertes Taktsignal (SBu53-55) getaktet wird und aus einem Eingangsdatenwert (DI7) einen Ausgangsdatenwert (DO7) erzeugt, aufweist,
einer Rückkopplungseinrichtung zum Rückkoppeln des Ausgangs datenwerts (DO7) der sequentiellen Schaltung (52), und einer mit der Rückkopplungseinrichtung verbundenen Phasenre gel-Schaltung (57), die den Ausgangsdatenwert der sequentiel len Schaltung an einem Eingang und das Referenz-Taktsignal (CK7) an einem anderen Eingang empfängt und das mit dem Refe renz-Taktsignal synchronisierte Taktsignal an die sequentielle Schaltung anlegt, wobei sie die Phase des mit dem Referenz- Taktsignal synchronisierten Taktsignals so steuert, daß die zeitliche Verschiebung der Phase des Ausgangsdatenwerts der sequentiellen Schaltung gegenüber der Phase des Referenz-Takt signals verkleinert wird, indem die Phase des synchronisierten Taktsignals entsprechend eines die Phasendifferenz anzeigenden Phasenvergleichssignals verschoben wird, das in der Phasenre gel-Schaltung erzeugt wird.

2. Integrierte Schaltungseinrichtung nach Anspruch 1, bei welcher die Phasenregel-Schaltung aufweist:
eine Verzögerungsschaltung mit einer Mehrzahl von Stufen von in Reihe geschalteten Verzögerungselementen, mit einem Taktsignal-Eingangsanschluß, welcher mit einem Eingangsende der ersten Stufe des Verzögerungselements verbunden ist und an welchem das Referenz-Taktsignal eingegeben wird, und mit einer Mehrzahl von Verzögerungs- Taktausgangsanschlüssen, die mit entsprechenden Ausgangs enden der Mehrzahl von Verzögerungselementen verbunden sind,
eine Auswahlschaltung mit einer Mehrzahl von Taktein gangsanschlüssen, die mit entsprechenden Anschlüssen der Mehrzahl von Verzögerungs-Taktausgangsanschlüssen der Verzögerungsschaltung entsprechend verbunden sind, mit einem Ausgangsanschluß und einem ersten und einem zweiten Steueranschluß zum Auswählen eines beliebigen Taktsignals aus einer Mehrzahl von Taktsignalen, die aus den Verzögerungs-Takteingangsanschlüssen in Reaktion auf am ersten und zweiten Steueranschluß eingegebene Signale eingegeben werden, und zum Ausgeben des Signals an die sequentielle Schaltung aus dem Ausgangsanschluß und eine Phasenvergleichsschaltung mit einem ersten Eingangs anschluß, welcher mit der Rückkopplungseinrichtung ver bunden ist und an welchem das Ausgangssignal der sequentiellen Schaltung eingegeben wird, mit einem zweiten Eingangsanschluß, welcher das Referenz-Taktsignal von dem Taktsignal-Eingangsanschluß der Verzögerungs schaltung empfängt, und mit einem ersten und einem zweiten Steuersignal-Ausgangsanschluß, welcher entsprechend dem ersten und dem zweiten Steueranschluß der Auswahlschaltung entspricht, zum Vergleichen der Phasen der aus dem ersten Eingangsanschluß und dem zweiten Eingangsanschluß entsprechend eingegebenen Signale, um ein ein Ergebnis einer Überprüfung einer Phasenvoreilung/-nacheilung anzeigendes Phasenvergleichs signal an den ersten Steueranschluß aus dem ersten Steuersignal-Ausgangsanschluß auszugeben, und zum Ausgeben eines ein Auswahl-Timing anzeigenden Phasen schaltsignals an den zweiten Steueranschluß aus dem zweiten Steuersignal-Ausgangsanschluß.

3. Integrierte Schaltungseinrichtung nach Anspruch 2, bei welcher das Verzögerungselement eine Pufferschaltung zum Puffern des Taktsignals umfaßt.

4. Integrierte Schaltungseinrichtung nach Anspruch 3, bei welcher die Phasenvergleichsschaltung umfaßt:
ein erstes D-Flipflop mit einem mit dem ersten Eingangs anschluß der Phasenvergleichsschaltung verbundenen Takteingangsanschluß, einem mit dem zweiten Eingangs anschluß verbundenen Dateneingangsanschluß und einem mit dem ersten Steuersignal-Ausgangsanschluß verbundenen Ausgangsanschluß zum Speichern von aus dem Dateneingangs anschluß eingegebenen Daten und zum Ausgeben aus dem Ausgangsanschluß in Reaktion auf einen ersten Übergang des aus dem Takteingangsanschluß eingegebenen Taktsignals und
ein zweites D-Flipflop mit einem mit dem ersten Eingangs anschluß der Phasenvergleichsschaltung verbundenen Takteingangsanschluß, einem mit dem zweiten Steuersignal- Ausgangsanschluß verbundenen Ausgangsanschluß, einem Inversions-Ausgangsanschluß und einem mit dem Inversions- Ausgangsanschluß verbundenen Dateneingangsanschluß zum Speichern der aus dem Dateneingangsanschluß eingegebenen Daten und zum Ausgeben aus dem Ausgangsanschluß in Reaktion auf einen letzten Übergang des aus dem Taktein gangsanschluß eingegebenen Taktsignals sowie zum Ausgeben einer Inversionslogik des aus dem Ausgangsende aus dem Inversions-Ausgangsanschluß ausgegebenen Signals.

5. Integrierte Schaltungseinrichtung nach Anspruch 2, bei welcher die Auswahlschaltung ferner ein Schieberegister umfaßt, welches mit dem ersten und dem zweiten Steueranschluß der Auswahlschaltung verbunden ist und eine Mehrzahl von entsprechenden Registern aufweist, welche der Mehrzahl von Verzögerungs-Takteingangsan schlüssen entsprechen, wobei eines der Register zum Speichern der Daten in Reaktion auf ein Rücksetzsignal ausgewählt wird, zum Bestimmen einer Schieberichtung der Daten in Reaktion auf das aus der Phasenvergleichsschal tung ausgegebene Phasenvergleichssignal und zum Ausführen einer Schiebeoperation der Daten in Reaktion auf das Phasenschaltsignal, und welches das aus dem Verzögerungs-Takteingangsanschluß eingegebene Taktsignal wählt, welches dem die Daten speichernden Register entspricht.

6. Integrierte Schaltungseinrichtung nach Anspruch 5, bei welcher das Register ein D-Flipflop mit einem Dateneingangsanschluß zum Daten eingang, mit einem Takteingangsanschluß zum Eingeben des Taktsignals, welches in die Mehrzahl von Registern gemeinsam eingegeben wird, und mit einem Ausgangsanschluß enthält zum Speichern der aus dem Dateneingangsanschluß eingegebenen Daten und zum Ausgeben aus dem Ausgangs anschluß in Reaktion auf das aus dem Takteingangsanschluß eingegebene Taktsignal und bei welcher die Auswahlschaltung umfaßt:
eine Mehrzahl von AND-Gattern, von denen jedes einen ersten Eingangsanschluß, welcher mit dem entsprechenden Anschluß der Mehrzahl von Verzögerungs-Takteingangsan schlüssen verbunden ist, einen zweiten Eingangsanschluß, welcher mit dem Ausgangsanschluß des dem gleichen Verzögerungs-Takteingangsanschluß entsprechend vorge sehenen D-Flipflops verbunden ist, und einen Ausgangsan schluß aufweist,
eine Schalteinrichtung, welche den D-Flipflops entsprechend vorgesehen ist und einen Ausgangsanschluß, welcher mit dem Dateneingangsanschluß des entsprechenden D-Flipflops verbunden ist, einen rechten Eingangs anschluß, welcher mit dem Ausgangsanschluß des D-Flip flops verbunden ist, das dem Taktsignal mit einer im Vergleich zum durch das entsprechende D-Flipflop ausgewählten Taktsignal größeren Verzögerung entspricht, einen linken Eingangsanschluß, welcher mit dem Ausgangs anschluß des D-Flipflops verbunden ist, das dem Taktsignal mit einer im Vergleich zum durch das entsprechende D-Flipflop ausgewählten Taktsignal kleineren Verzögerung entspricht, und einen Auswahlsignal-Eingangsanschluß, an welchem ein Auswahl signal eingegeben wird, aufweist zum Auswählen und Aus geben einer von den beiden aus dem rechten und dem linken Eingangsanschluß eingegebenen Datenangaben aus dem Ausgangsanschluß in Reaktion auf das eingegebene Auswahl signal, und
ein OR-Gatter, welches zwischen der Mehrzahl von AND- Gattern und dem Ausgangsanschluß der Auswahlschaltung vorgesehen ist und zu welchem die Ausgänge der Mehrzahl von AND-Gattern eingegeben sind, zum Erhalten einer logischen Summe aller Eingänge und zum Ausgeben aus dem Ausgangsanschluß der Auswahlschaltung.

7. Integrierte Schaltungseinrichtung nach Anspruch 5, bei welcher die Auswahlschaltung ferner eine mit dem Schieberegister verbundene Einrichtung zum Erzeugen eines Rücksetzsignals enthält zum Ausgeben des Rücksetzsignals an das Schieberegister, wenn die Daten in das Register in die erste Stufe oder die letzte Stufe des Schiebe registers bewegt worden sind.

8. Integrierte Schaltungseinrichtung nach Anspruch 7, bei welcher das Register ein D-Flipflop umfaßt, welches einen Dateneingangsanschluß zum Dateneingang, einen Takt eingangsanschluß zum Eingeben des Taktsignals, welches in die Mehrzahl von Registern gemeinsam eingegeben wird, einen Ausgangsanschluß und einen Rücksetzanschluß, an welchem das Rücksetzsignal eingegeben wird, aufweist zum Halten vorbestimmter Daten auf einem "H"-Pegel oder einem "L"-Pegel in Reaktion auf das Rücksetzsignal, zum Speichern der aus dem Dateneingangsanschluß eingegebenen Daten und zum Ausgeben in Reaktion auf das aus dem Takteingangsanschluß eingegebene Taktsignal, wobei die Auswahlschaltung ferner umfaßt:
eine Mehrzahl von AND-Gattern, von denen jedes einen ersten Eingangsanschluß, welcher mit dem entsprechenden einen Anschluß der Mehrzahl von Verzögerungs- Takteingangsanschlüssen verbunden ist, einen zweiten Eingangsanschluß, welcher mit dem Ausgangsanschluß des dem gleichen Verzögerungs-Takteingangsanschluß entsprechend vorgesehenen D-Flipflops verbunden ist, und einen Ausgangsanschluß aufweist,
eine Schalteinrichtung, welche den D-Flipflops entsprechend vorgesehen ist und einen Ausgangsanschluß, welcher mit dem Dateneingangsanschluß des entsprechenden D-Flipflops verbunden ist, einen rechten Eingangs anschluß, welcher mit dem Ausgangsanschluß des D-Flip flops verbunden ist, das dem Taktsignal mit einer im Vergleich zum durch das entsprechende D-Flipflop ausge wählten Taktsignal größeren Verzögerung entspricht, einen linken Eingangsanschluß, welcher mit dem Ausgangsanschluß des D-Flipflops verbunden ist, das dem Taktsignal mit einer im Vergleich zum durch das entsprechende D-Flipflop ausgewählten Taktsignal kleineren Verzögerung entspricht, und einen Auswahlsignal-Eingangsanschluß, an welchem ein Auswahlsignal eingegeben wird, aufweist zum Auswählen und Ausgeben einer von den beiden aus dem rechten und dem linken Eingangsanschluß eingegebenen Datenangaben aus dem Ausgangsanschluß in Reaktion auf das eingegebene Auswahl signal, und
ein erstes OR-Gatter, welches zwischen der Mehrzahl von AND-Gattern und dem Ausgangsanschluß der Auswahlschaltung vorgesehen ist und zu welchem die Ausgänge der Mehrzahl von AND-Gattern eingegeben sind zum Erhalten einer logischen Summe aller Eingänge und zum Ausgeben aus dem Ausgangsanschluß der Auswahlschaltung, und wobei die Einrichtung zum Erzeugen eines Rücksetzsignals ein zweites OR-Gatter umfaßt, welches aufweist: einen Eingangsanschluß, der mit dem Ausgangsanschluß des in dem Register in der ersten Stufe des Schieberegisters enthaltenen D-Flipflops verbunden ist, den anderen Eingangsanschluß, an welchem das Rücksetzsignal eingege ben wird, und einen Ausgangsanschluß, welcher mit den Rücksetzanschlüssen der Mehrzahl von D-Flipflops verbun den ist.

9. Integrierte Schaltungseinrichtung nach Anspruch 7, bei welcher das Register ein D-Flipflop mit einer Rück setzfunktion umfaßt, welches einen Dateneingangsanschluß zum Dateneingang, einen Takteingangsanschluß zum Eingeben des Taktsignals, welches in die Mehrzahl von Registern gemeinsam eingegeben wird, einen Ausgangsanschluß und einen Rücksetzanschluß, an welchem das Rücksetzsignal eingegeben wird, aufweist zum Halten von Daten auf einem "H"-Pegel oder einem "L"-Pegel in Reaktion auf das Rück setzsignal, zum Speichern der aus dem Dateneingangs anschluß eingegebenen Daten und zum Ausgeben in Reaktion auf das aus dem Takteingangsanschluß eingegebene Takt signal, wobei
die Auswahlschaltung ferner umfaßt:
eine Mehrzahl von AND-Gattern, von denen jedes einen ersten Eingangsanschluß, welcher mit dem entsprechenden einen Anschluß der Mehrzahl von Verzögerungs-Taktein gangsanschlüssen verbunden ist, einen zweiten Eingangs anschluß, welcher mit dem Ausgangsanschluß des dem gleichen Verzögerungs-Takteingangsanschluß entsprechend vorgesehenen D-Flipflops verbunden ist, und einen Ausgangsanschluß aufweist,
eine Schalteinrichtung, welche den D-Flipflops entsprechend vorgesehen ist und einen Ausgangsanschluß, welcher mit dem Dateneingangsanschluß des entsprechenden D-Flipflops verbunden ist, einen rechten Eingangs anschluß, welcher mit dem Ausgangsanschluß des D- Flipflops verbunden ist, das dem Taktsignal mit einer im Vergleich zum durch das entsprechende D-Flipflop gewähl ten Taktsignal größeren Verzögerung entspricht, einen linken Eingangsanschluß, welcher mit dem Ausgangsanschluß des D-Flipflops verbunden ist, das dem Taktsignal mit einer im Vergleich zum durch das entsprechende D-Flipflop ausgewählten Taktsignal kleineren Verzögerung entspricht, und einen Auswahlsignal-Eingangsanschluß, an welchem ein Auswahlsignal eingegeben wird, aufweist zum Auswählen und Ausgeben einer von den beiden aus dem rechten und dem linken Eingangsanschluß eingegebenen Datenangaben aus dem Ausgangsanschluß in Reaktion auf das eingegebene Auswahl signal, und
ein erstes OR-Gatter, welches zwischen der Mehrzahl von AND-Gattern und dem Ausgangsanschluß der Auswahlschaltung vorgesehen ist, zum Eingeben der Ausgänge der Mehrzahl von AND-Gattern und zum Erhalten einer logischen Summe aller Eingänge und zum Ausgeben aus dem Ausgangsanschluß der Auswahlschaltung, und wobei
die Einrichtung zum Erzeugen eines Rücksetzsignals ein zweites OR-Gatter umfaßt, welches aufweist: einen Eingangsanschluß, der mit dem Ausgangsanschluß des in dem Register in der letzten Stufe des Schieberegisters enthaltenen D-Flipflops verbunden ist, den anderen Eingangsanschluß zum Eingeben des Rücksetzsignals und einen Ausgangsanschluß, welcher mit den Rücksetzan schlüssen der Mehrzahl von D-Flipflops verbunden ist.

10. Integrierte Schaltungseinrichtung nach Anspruch 5, bei welcher die Phasenregel-Schaltung ferner eine Schiebesteuereinrichtung umfaßt, welche mit dem ersten Steuersignal-Ausgangsanschluß der Phasenvergleichs schaltung und dem ersten Steueranschluß der Auswahlschaltung verbunden ist, zum Ausgeben eines Signals an den ersten Steueranschluß, um das Schieberegister dazu zu zwingen, in eine Richtung entgegengesetzt zu der durch das Phasenvergleichssignal angezeigten Richtung zu schieben, wenn die Daten in das Register in die erste oder die letzte Stufe im Schieberegister bewegt worden sind, und den Schiebezustand entgegengesetzter Richtung solange zu halten, bis sich das Phasenvergleichssignal ändert.

11. Integrierte Schaltungseinrichtung nach Anspruch 10, bei welcher die Schiebesteuereinrichtung umfaßt:
ein D-Flipflop mit einem Takteingangsanschluß, welcher mit dem ersten Steuersignal-Ausgangsanschluß der Phasen vergleichsschaltung verbunden ist, einem Dateneingangs anschluß, welcher auf den "L"-Pegel festgelegt ist, einem Ausgangsanschluß, welcher mit dem ersten Steuersignal- Ausgangsanschluß verbunden ist, einem Rücksetzanschluß, welcher das Rücksetzsignal zum Rücksetzen der Auswahl schaltung empfängt, und einem Setzanschluß, welcher den Ausgang der ersten Registerstufe des Schieberegisters empfängt, und
zum Speichern des "L"-Pegels als Datenangabe, wenn es durch das Rücksetzsignal rückgesetzt wird, wobei es gesetzt wird, wenn die erste Registerstufe den "H"-Pegel ausgibt, um den "H"-Pegel als Datenangabe zu speichern, zum Speichern der aus dem Dateneingangsanschluß einge gebenen Daten und zum Ausgeben aus dem Ausgangsanschluß in Reaktion auf eine Hochflanke des aus dem Takteingangs anschluß eingegebenen Taktsignals und
eine Signalauswahleinrichtung mit einem ersten Eingangs anschluß, welcher mit dem ersten Steuersignal-Ausgangs anschluß der Phasenvergleichsschaltung verbunden ist, einem zweiten Eingangsanschluß, welcher auf den "L"-Pegel festgelegt ist, einem Auswahlanschluß, welcher mit dem Ausgangsanschluß des D-Flipflops verbunden ist, und einem Ausgangsanschluß, welcher mit dem zweiten Steueranschluß der Auswahlschaltung verbunden ist, zum Ausgeben eines dem ersten oder dem zweiten Eingangsanschluß eingegebenen Signals aus dem Ausgangsanschluß in Reaktion auf den aus dem Auswahlanschluß eingegebenen Ausgang des D-Flipflops.

12. Integrierte Schaltungseinrichtung nach Anspruch 10, bei welcher die Schiebesteuereinrichtung umfaßt:
ein D-Flipflop mit einem Takteingangsanschluß, welcher mit dem ersten Steuersignal-Ausgangsanschluß der Phasen vergleichsschaltung verbunden ist, einem Dateneingangs anschluß, welcher auf den "L"-Pegel festgelegt ist, einem Ausgangsanschluß, welcher mit dem ersten Steuersignal- Ausgangsanschluß verbunden ist, einem Rücksetzanschluß, welcher das Rücksetzsignal zum Rücksetzen der Auswahl schaltung empfängt, und einem Setzanschluß, welcher einen Ausgang der letzten Registerstufe des Schieberegisters empfängt, und
zum Speichern des "L"-Pegels als Datenangabe, wenn es durch das Rücksetzsignal rückgesetzt wird, wobei es den "H"-Pegel als Datenangabe speichert, wenn es gesetzt wird, wenn die letzte Registerstufe den "H"-Pegel aus gibt, zum Speichern der aus dem Dateneingangsanschluß eingegebenen Daten und zum Ausgeben aus dem Ausgangs anschluß in Reaktion auf eine Hochflanke des aus dem Takteingangsanschluß eingegebenen Taktsignals und eine Signalauswahleinrichtung mit einem ersten Eingangs anschluß, welcher mit dem ersten Steuersignal-Ausgangs anschluß der Phasenvergleichsschaltung verbunden ist, einem zweiten Eingangsanschluß, welcher auf den "L"-Pegel festgelegt ist, einem Auswahlanschluß, welcher mit dem Ausgangsanschluß des D-Flipflops verbunden ist, und einem Ausgangsanschluß, welcher mit dem zweiten Steueranschluß der Auswahlschaltung verbunden ist, zum Ausgeben des dem ersten oder zweiten Eingangsanschluß eingegebenen Signals aus dem Ausgangsanschluß in Reaktion auf den aus dem Auswahlanschluß eingegebenen Ausgang des D-Flipflops.

13. Integrierte Schaltungseinrichtung nach Anspruch 1, bei welcher die integrierte Schaltung eine erste und eine zweite integrierte Schaltung umfaßt, und wobei die Phasenriegel-Schaltung in der ersten integrierten Schaltung vorgesehen ist, die sequentielle Schaltung in der zweiten integrierten Schaltung vorgesehen ist und die erste integrierte Schaltung auf einem Substrat gebildet ist, das sich von demjenigen der zweiten integrierten Schaltung unterscheidet.

14. Integrierte Schaltungseinrichtung nach Anspruch 1, bei welcher die integrierte Schaltung ferner eine erste Pufferschaltung zum Puffern des eingegebenen Referenz- Taktsignals umfaßt und bei welcher die Rückkopplungseinrichtung eine zweite Pufferschaltung mit dem gleichen Verzögerungsbetrag wie die erste Puffer schaltung umfaßt.

15. Integrierte Schaltungseinrichtung nach Anspruch 14, bei welcher
die Rückkopplungseinrichtung ferner eine Signalleitung umfaßt, deren eines Ende mit dem Ausgangsanschluß der sequentiellen Schaltung verbunden ist, aus welchem das Ausgangssignal der sequentiellen Schaltung ausgegeben wird, und deren anderes Ende mit einem Eingangsanschluß der zweiten Pufferschaltung verbunden ist, und bei welcher
die Phasenregel-Schaltung aufweist:
eine Verzögerungsschaltung mit Mehrfachstufen von in Reihe geschalteten Verzögerungselementen, mit einem Taktsignal-Eingangsanschluß, welcher mit dem Eingangsende des Verzögerungselements in der ersten Stufe verbunden ist und an welchem das Referenz-Taktsignal durch die erste Pufferschaltung hindurch eingegeben wird, und mit einer Mehrzahl von Verzögerungs-Taktausgangsanschlüssen, welche mit entsprechenden Ausgangsanschlüssen der Mehr zahl von Verzögerungselementen verbunden sind,
eine Auswahlschaltung mit einer Mehrzahl von Taktein gangsanschlüssen, welche mit den entsprechenden Anschlüssen der Mehrzahl von Verzögerungs-Taktausgangs anschlüssen der Verzögerungsschaltung verbunden sind, mit einem Ausgangsanschluß und mit einem ersten und einem zweiten Steueranschluß zum Auswählen eines beliebigen Taktsignals der Mehrzahl von aus den Verzögerungs-Takt eingangsanschlüssen eingegebenen Taktsignalen in Reaktion auf die am ersten und zweiten Steueranschluß eingegebenen Signale und zum Ausgeben an die sequentielle Schaltung aus dem Ausgangsanschluß und
eine Phasenvergleichsschaltung mit einem ersten Eingangs anschluß, welcher mit dem Ausgangsanschluß der zweiten Pufferschaltung verbunden ist und an welchem das Ausgangssignal der sequentiellen Schaltung eingegeben wird, mit einem zweiten Eingangsanschluß, welcher das Referenz-Taktsignal aus einem Ausgangsanschluß der ersten Pufferschaltung empfängt, und mit einem dem entsprechenden ersten und zweiten Steueranschluß der Auswahlschaltung entsprechenden ersten und zweiten Steuersignal-Ausgangsanschluß zum Vergleichen der Phase der Signale, die aus dem ersten Eingangsanschluß und dem zweiten Eingangsanschluß entsprechend eingegeben werden, um ein das Ergebnis der Bestimmung der Phasenvoreilung/-nach eilung anzeigendes Phasenvergleichssignal aus dem ersten Steuersignal-Ausgangsanschluß an den ersten Steueranschluß auszugeben, und zum Ausgeben eines das Auswahl-Timing anzeigenden Phasenschaltsignals aus dem zweiten Steuersignal-Ausgangsanschluß an den zweiten Steueranschluß.

16. Integrierte Schaltungseinrichtung, umfassend:
eine erste integrierte Schaltung (25, 33), welche an einem Eingang ein Referenz-Taktsignal empfängt und eine durch ein Taktsignal (SBu25, SBu32) getaktete erste sequentielle Schal tung (27, 35) enthält, die aus einem Eingangsdatenwert einen Ausgangsdatenwert erzeugt; und
eine zweite integrierte Schaltung (41), welche an einem Ein gang ein Referenz-Taktsignal empfängt und eine durch ein Takt signal (SBu40) getaktete zweite sequentielle Schaltung (43) enthält, die aus einem Eingangsdatenwert einen Ausgangsdaten wert erzeugt; bei welcher
die erste integrierte Schaltung ferner eine Rückkopplungsein richtung zum Rückkoppeln des Ausgangsdatenwerts der ersten sequentiellen Schaltung und eine erste Phasenregel-Schaltung (32, 40) enthält, welche mit der Rückkopplungseinrichtung ver bunden ist und als Eingang den Ausgangsdatenwert der ersten sequentiellen Schaltung (27, 35) und das Referenz-Taktsignal (CK4, CK5) zum Zuführen des Taktsignals zum Treiben der ersten sequentiellen Schaltung zur ersten sequentiellen Schaltung empfängt, während die Phase des Taktsignals (SBu25, SBu32) zum Treiben der ersten sequentiellen Schaltung (27, 35) gesteuert wird, derart, daß sich die Phase des Ausgangsdatenwerts der ersten sequentiellen Schaltung (27, 35) der Phase des Refe renz-Taktsignals nähert, wobei die zweite integrierte Schal tung (41) ferner eine Rückkopplungseinrichtung zum Rückkoppeln des Taktsignals (SBu40) zum Treiben der zweiten sequentiellen Schaltung (43) zur Zeit des Eingangs in die zweite sequenti elle Schaltung sowie eine zweite Phasenregel-Schaltung (49) enthält, welche mit der Rückkopplungseinrichtung verbunden ist und das Referenz-Taktsignal (CK6) und das Taktsignal (SBu40) zum Treiben der zweiten sequentiellen Schaltung zum Zuführen des Taktsignals zum Treiben der zweiten sequentiellen Schal tung (41) zur zweiten sequentiellen Schaltung empfängt, wäh rend die Phase des Taktsignals gesteuert wird, derart, daß sich die Phase des Taktsignals zum Treiben der zweiten sequen tiellen Schaltung (43) zur Zeit des Eingangs der Phase des Referenz-Taktsignals annähert, und wobei
der aus der ersten sequentiellen Schaltung (27, 35) ausgege bene Ausgangsdatenwert (DO4, DO5) in der zweiten sequentiellen Schaltung (43) verarbeitet wird.

17. Integrierte Schaltungseinrichtung nach Anspruch 16, bei welcher die erste integrierte Schaltung ferner eine erste Pufferschaltung zum Puffern des eingegebenen Referenz-Taktsignals enthält und bei welcher die Rückkopplungseinrichtung eine zweite Pufferschaltung mit dem gleichen Verzögerungsbetrag wie die erste Puffer schaltung enthält.

18. Integrierte Schaltungseinrichtung nach Anspruch 17, bei welcher die Rückkopplungseinrichtung der ersten integrierten Schaltung ferner umfaßt:
eine Signalleitung, deren eines Ende mit einem Ausgangs anschluß der ersten sequentiellen Schaltung verbunden ist, aus welchem das Ausgangssignal der ersten sequentiellen Schaltung ausgegeben wird, und deren anderes Ende mit dem Eingangsanschluß der zweiten Puffer schaltung verbunden ist, und bei welcher
die erste Phasenregel-Schaltung aufweist:
eine Verzögerungsschaltung mit einer Mehrzahl von Stufen von in Reihe geschalteten Verzögerungselementen, mit einem Taktsignal-Eingangsanschluß, an welchem das Referenz-Taktsignal durch die erste Pufferschaltung hindurch eingegeben wird, und mit einer Mehrzahl von Verzögerungs-Taktausgangsanschlüssen, welche mit entsprechenden Ausgangsanschlüssen der Mehrzahl von Verzögerungselementen verbunden sind,
eine Auswahlschaltung mit einer Mehrzahl von Taktein gangsanschlüssen, welche mit den entsprechenden Anschlüssen der Mehrzahl von Verzögerungs-Taktausgangs anschlüssen der Verzögerungsschaltung verbunden sind, mit einem Ausgangsanschluß und mit einem ersten und einem zweiten Steueranschluß zum Auswählen eines beliebigen Taktsignals der Mehrzahl von aus den Verzögerungs- Takteingangsanschlüssen eingegebenen Taktsignalen in Reaktion auf die am ersten und zweiten Steueranschluß eingegebenen Signale und zum Ausgeben an die erste sequentielle Schaltung aus dem Ausgangsanschluß sowie eine Phasenvergleichsschaltung mit einem ersten Eingangs anschluß, welcher mit dem Ausgangsanschluß der zweiten Pufferschaltung verbunden ist und an welchem das Aus gangssignal der ersten sequentiellen Schaltung eingegeben wird, mit einem zweiten Eingangsanschluß, welcher das Referenz-Taktsignal aus dem Ausgangsanschluß der ersten Pufferschaltung empfängt, und mit einem dem ent sprechenden ersten und zweiten Steueranschluß der Aus wahlschaltung entsprechenden ersten und zweiten Steuer signal-Ausgangsanschluß zum Vergleichen der Phase der Signale, welche aus dem ersten Eingangsanschluß und dem zweiten Eingangsanschluß entsprechend eingegeben werden, um ein ein Ergebnis der Bestimmung der Phasenvoreilung/-nach eilung anzeigendes Phasenvergleichssignal aus dem ersten Steuersignal-Ausgangsanschluß an den ersten Steueranschluß auszugeben, und zum Ausgeben eines das Auswahl-Timing anzeigenden Phasenschaltsignals aus dem zweiten Steuersignal-Ausgangsanschluß an den zweiten Steueranschluß.

19. Integrierte Schaltungseinrichtung mit
einer integrierten Schaltung (25), die an einem Eingang (28) ein Referenz-Taktsignal (CK4) empfängt und eine sequentielle Schaltung (27), die durch ein mit dem Referenz-Taktsignal (CK4) synchronisiertes Taktsignal (SBu25) getaktet wird und aus einem Eingangsdatenwert (DI4) einen Ausgangsdatenwert (DO4) erzeugt, aufweist,
einer Rückkopplungseinrichtung zum Rückkoppeln eines Taktsi gnals (SBu25), das in die sequentielle Schaltung eingegeben wird, um die sequentielle Schaltung zu treiben;
einer Verzögerungsschaltung (108) mit einer Mehrzahl von Stu fen von in Reihe geschalteten Verzögerungselementen (101-107) mit einem Taktsignal-Eingangsanschluß, welcher mit einem Ein gangsende des Verzögerungselements (101) in der ersten Stufe verbunden ist und an welchem das Referenz-Taktsignal (CK4) eingegeben wird, und mit einer Mehrzahl von Verzögerungs-Takt ausgangsanschlüssen (DC1-DC7), welche mit entsprechenden Aus gangsenden der Mehrzahl von Verzögerungselementen verbunden sind;
einer Auswahlschaltung (109) mit einer Mehrzahl von Taktein gangsanschlüssen, welche mit den Anschlüssen der Mehrzahl von Verzögerungs-Taktausgangsanschlüssen (DC1-DC7) der Verzöge rungsschaltung entsprechend verbunden sind, mit einem Aus gangsanschluß (S32) und einem ersten und einem zweiten Steuer anschluß (R/L, C) zum Auswählen eines beliebigen Taktsignals der Mehrzahl von aus den Verzögerungs-Takteingangsanschlüssen eingegebenen Taktsignalen in Reaktion auf die am ersten und zweiten Steueranschluß eingegebenen Signale und zum Ausgeben an die sequentielle Schaltung aus dem Ausgangsanschluß (S32) sowie
einer Phasenvergleichsschaltung (111) mit einem ersten Ein gangsanschluß (B), welcher mit der Rückkopplungseinrichtung verbunden ist und an welchem der Ausgangsdatenwert der sequen tiellen Schaltung eingegeben wird, mit einem zweiten Eingangs anschluß (A), welcher das Taktsignal aus dem Taktsignal-Ein gangsanschluß der Verzögerungsschaltung empfängt, mit einem dem entsprechenden ersten und zweiten Steueranschluß der Aus wahlschaltung (111) entsprechenden ersten und einem zweiten Steuersignal-Ausgangsanschluß (R/L) zum Vergleichen der Phase der Signale, welche aus dem ersten Eingangsanschluß (B) und dem zweiten Eingangsanschluß (A) entsprechend eingegeben wer den, um ein, ein Ergebnis der Bestimmung der Phasenvoreilung/-nach eilung anzeigendes Signal aus dem ersten Steuersignal-Aus gangsanschluß (C) zum ersten Steueranschluß (C) auszugeben und ein das Auswahl-Timing anzeigendes Phasenschaltsignal aus dem zweiten Steuersignal-Ausgangsanschluß (R/L) an den zweiten Steueranschluß aus zugeben (R/L); und wobei
die Auswahlschaltung ferner umfaßt:
ein Schieberegister (DFF1-DFF7), das mit dem ersten und dem zweiten Steueranschluß der Auswahlschaltung verbunden ist und eine Mehrzahl von Registern aufweist, welche der Mehrzahl von Verzögerungs-Takteingangsanschlüssen entsprechen, wobei eines der Register zum Speichern der Daten in Reaktion auf ein Rück setzsignal (R) ausgewählt wird, zum Bestimmen einer Schiebe richtung der Daten in Reaktion auf das aus der Phasenver gleichsschaltung ausgegebene Phasenvergleichssignal (R/L) und zum Ausführen einer Schiebeoperation der Daten in Reaktion auf das Phasenschaltsignal (C), und welches
das aus dem Verzögerungs-Takteingangsanschluß eingegebene Taktsignal wählt, welches dem die Daten speichernden Register entspricht.

20. Integrierte Schaltungseinrichtung nach Anspruch 19, bei welcher die integrierte Schaltung eine erste und eine zweite integrierte Schaltung umfaßt, und wobei
die sequentielle Schaltung eine in der ersten integrierten Schaltung vorgesehene erste sequentielle Schaltung und die in der zweiten integrierten Schaltung vorgesehene zweite sequentielle Schaltung umfaßt und bei welcher
ein aus der ersten sequentiellen Schaltung ausgegebenes Ausgangssignal in der zweiten sequentiellen Schaltung verarbeitet wird.

21. Integrierte Schaltungseinrichtung nach Anspruch 20, bei welcher die erste und die zweite integrierte Schal tung ferner eine erste und eine zweite Pufferschaltung zum Puffern des eingegebenen Referenz-Taktsignals umfaßt und bei welcher
die Rückkopplungseinrichtung der ersten und der zweiten integrierten Schaltung entsprechend eine dritte und eine vierte Pufferschaltung mit den gleichen Verzögerungs beträgen wie die erste und die zweite Pufferschaltung umfaßt.

22. Integrierte Schaltungseinrichtung nach Anspruch 21, bei welcher
die Rückkopplungseinrichtung der ersten integrierten Schaltung ferner eine Signalleitung umfaßt, deren eines Ende mit einem Ausgangsanschluß der ersten sequentiellen Schaltung verbunden ist, aus welchem das Ausgangssignal der ersten sequentiellen Schaltung ausgegeben wird, und deren anderes Ende mit einem Eingangsanschluß der dritten Pufferschaltung verbunden ist, bei welcher
die Phasenregel-Schaltung aufweist:
eine Verzögerungsschaltung mit einer Mehrzahl von Stufen von in Reihe geschalteten Verzögerungselementen, mit einem Taktsignal-Eingangsanschluß, welcher mit einem Ein gangsende der ersten Stufe des Verzögerungselements ver bunden ist und an welchem das Referenz-Taktsignal durch die erste Pufferschaltung hindurch eingegeben wird, und
mit einer Mehrzahl von Verzögerungs-Taktausgangsan schlüssen, welche mit entsprechenden Ausgangsenden der Mehrzahl von Verzögerungselementen verbunden sind,
eine Auswahlschaltung mit einer Mehrzahl von Taktein gangsanschlüssen, welche mit den entsprechenden Anschlüssen der Mehrzahl von Verzögerungs-Taktausgangsan schlüssen der Verzögerungsschaltung verbunden sind, mit einem Ausgangsanschluß und mit einem ersten und einem zweiten Steueranschluß zum Auswählen eines beliebigen Taktsignals der Mehrzahl von aus den Verzögerungs- Takteingangsanschlüssen eingegebenen Taktsignalen in Reaktion auf die am ersten und zweiten Steueranschluß eingegebenen Signale und zum Ausgeben an die erste sequentielle Schaltung aus dem Ausgangsanschluß und eine Phasenvergleichsschaltung mit einem ersten Eingangsanschluß, welcher mit einem Ausgangsanschluß der dritten Pufferschaltung verbunden ist und an welchem das Ausgangssignal der ersten sequentiellen Schaltung einge geben wird, mit einem zweiten Eingangsanschluß, welcher das Referenz-Taktsignal aus einem Ausgangsanschluß der ersten Pufferschaltung empfängt, und mit einem dem entsprechenden ersten und zweiten Steueranschluß der Auswahlschaltung entsprechenden ersten und zweiten Steuersignal-Ausgangsanschluß zum Vergleichen der Phase der Signale, welche aus dem ersten Eingangsanschluß und dem zweiten Eingangsanschluß entsprechend eingegeben werden, um ein das Ergebnis der Bestimmung der Phasenvor eilung/-nacheilung anzeigendes Phasenvergleichssignal aus dem ersten Steuersignal-Ausgangsanschluß an den ersten Steueranschluß auszugeben und ein das Auswahl-Timing an zeigendes Phasenschaltsignal aus dem zweiten Steuer signal-Ausgangsanschluß an den zweiten Steueranschluß aus zugeben, wobei
die Rückkopplungseinrichtung der zweiten integrierten Schaltung ferner eine Signalleitung umfaßt, deren eines Ende mit einem Ausgangsanschluß der zweiten sequentiellen Schaltung verbunden ist, aus welchem das Ausgangssignal der zweiten sequentiellen Schaltung ausgegeben wird, und deren anderes Ende mit einem Eingangsanschluß der vierten Pufferschaltung verbunden ist, und bei welcher
die Phasenregel-Schaltung aufweist:
eine Verzögerungsschaltung mit einer Mehrzahl von Stufen von in Reihe geschalteten Verzögerungselementen, mit einem Taktsignal-Eingangsanschluß, welcher mit einem Ein gangsende des Verzögerungselements in der ersten Stufe verbunden ist und an welchem das Referenz-Taktsignal durch die zweite Pufferschaltung hindurch eingegeben wird, und mit einer Mehrzahl von Verzögerungs-Takt ausgangsanschlüssen, welche mit entsprechenden Ausgangs enden der Mehrzahl von Verzögerungselementen verbunden sind,
eine Auswahlschaltung mit einer Mehrzahl von Taktein gangsanschlüssen, welche mit den entsprechenden An schlüssen der Mehrzahl von Verzögerungs-Taktausgangsan schlüssen der Verzögerungsschaltung verbunden sind, mit einem Ausgangsanschluß und mit einem ersten und einem zweiten Steueranschluß zum Auswählen eines beliebigen Taktsignals der Mehrzahl von aus den Verzögerungs- Takteingangsanschlüssen eingegebenen Taktsignalen in Reaktion auf die am ersten und zweiten Steueranschluß eingegebenen Signale und zum Ausgeben an die zweite sequentielle Schaltung aus dem Ausgangsanschluß und eine Phasenvergleichsschaltung mit einem ersten Eingangs anschluß, welcher mit einem Ausgangsanschluß der vierten Pufferschaltung verbunden ist und an welchem das Aus gangssignal der zweiten sequentiellen Schaltung einge geben wird, mit einem zweiten Eingangsanschluß, welcher das Referenz-Taktsignal aus dem Ausgangsanschluß der zweiten Pufferschaltung empfängt, und mit einem dem entsprechenden ersten und zweiten Steueranschluß der Aus wahlschaltung entsprechenden ersten und zweiten Steuer signal-Ausgangsanschluß zum Vergleichen der Phase der Signale, welche aus dem ersten Eingangsanschluß und dem zweiten Eingangsanschluß eingegeben werden, um ein das Ergebnis der Bestimmung der Phasenvoreilung/-nacheilung anzeigendes Phasenvergleichssignal aus dem ersten Steuer signal-Ausgangsanschluß an den ersten Steueranschluß auszugeben und ein das Auswahl-Timing anzeigendes Phasen schaltsignal aus dem zweiten Steuersignal-Ausgangsan schluß an den zweiten Steueranschluß auszugeben.

23. Integrierte Schaltungseinrichtung nach Anspruch 19, bei welcher das Verzögerungselement eine Pufferschaltung zum Puffern des Taktsignals enthält.

24. Integrierte Schaltungseinrichtung nach Anspruch 23, bei welcher die Phasenvergleichsschaltung umfaßt:
ein D-Flipflop mit einem mit dem ersten Eingangsanschluß der Phasenvergleichsschaltung verbundenen Takteingangsan schluß, einem mit dem zweiten Eingangsanschluß verbun denen Dateneingangsanschluß und einem mit dem ersten Steuersignal-Ausgangsanschluß verbundenen Ausgangsan schluß zum Speichern von aus dem Dateneingangsanschluß eingegebenen Daten und zum Ausgeben aus dem Ausgangs anschluß in Reaktion auf eine Hochflanke des aus dem Takteingangsanschluß eingegebenen Taktsignals und ein NOT-Gatter mit einem Eingangsanschluß, welcher mit dem ersten Eingangsanschluß der Phasenvergleichsschaltung verbunden ist, und mit einem Ausgangsanschluß, welcher mit dem zweiten Steuersignal-Ausgangsanschluß verbunden ist, zum Ausgeben einer NOT-Logik der aus dem Eingangsan schluß eingegebenen Daten aus dem Ausgangsanschluß.

25. Integrierte Schaltungseinrichtung nach Anspruch 19, bei welcher die Auswahlschaltung ferner umfaßt:
ein Schieberegister, welches mit dem ersten und dem zweiten Steueranschluß der Auswahlschaltung verbunden ist und eine Mehrzahl von entsprechenden Registern aufweist, welche der Mehrzahl von Verzögerungs-Takteingangsan schlüssen entsprechen, wobei eines der Register zum Speichern der Daten in Reaktion auf ein Rücksetzsignal ausgewählt wird, zum Bestimmen einer Schieberichtung der Daten in Reaktion auf das aus der Phasenvergleichsschal tung ausgegebene Phasenvergleichssignal und zum Ausführen einer Schiebeoperation der Daten in Reaktion auf das Phasenschaltsignal, und welches
das aus dem Verzögerungs-Takteingangsanschluß eingegebene Taktsignal auswählt, welches dem die Daten speichernden Register entspricht.

26. Integrierte Schaltungseinrichtung nach Anspruch 25, bei welcher das Register umfaßt:
ein D-Flipflop mit einem Dateneingangsanschluß zum Daten eingang, mit einem Takteingangsanschluß zum Eingeben des Taktsignals, welches in die Mehrzahl von Registern gemeinsam eingegeben wird, und mit einem Ausgangsanschluß zum Speichern der aus dem Dateneingangsanschluß einge gebenen Daten und zum Ausgeben aus dem Ausgangsanschluß in Reaktion auf das aus dem Takteingangsanschluß einge gebene Taktsignal und bei welcher die Auswahlschaltung umfaßt:
eine Mehrzahl von AND-Gattern, von denen jedes einen ersten Eingangsanschluß, welcher mit dem entsprechenden einen Anschluß der Mehrzahl von Verzögerungs-Taktein gangsanschlüssen verbunden ist, einen zweiten Eingangs anschluß, welcher mit dem Ausgangsanschluß des dem gleichen Verzögerungs-Takteingangsanschluß entsprechend vorgesehenen D-Flipflops verbunden ist, und einen Aus gangsanschluß,
eine Schalteinrichtung, welche den D-Flipflops ent sprechend vorgesehen ist und einen Ausgangsanschluß, welcher mit dem Dateneingangsanschluß des entsprechenden D-Flipflops verbunden ist, einen rechten Eingangsan schluß, welcher mit dem Ausgangsanschluß des D-Flipflops verbunden ist, das dem Taktsignal mit einer im Vergleich zum durch das entsprechende D-Flipflop ausgewählten Takt signal größeren Verzögerung entspricht, einen linken Ein gangsanschluß, welcher mit dem Ausgangsanschluß des D- Flipflops verbunden ist, das dem Taktsignal mit einer im Vergleich zum durch das entsprechende D-Flipflop ausge wählten Taktsignal kleineren Verzögerung entspricht, und einen Auswahlsignal-Eingangsanschluß, an welchem ein Aus wahlsignal eingegeben wird, aufweist zum Auswählen und Ausgeben einer von den beiden aus dem rechten und dem linken Eingangsanschluß eingegebenen Datenangaben aus dem Ausgangsanschluß in Reaktion auf das eingegebene Auswahl signal, und
ein OR-Gatter, welches zwischen der Mehrzahl von AND- Gattern und dem Ausgangsanschluß der Auswahlschaltung vorgesehen ist und zu welchem die Ausgänge der Mehrzahl von AND-Gattern eingegeben sind, zum Erhalten einer logischen Summe aller Eingänge und zum Ausgeben aus dem Ausgangsanschluß der Auswahlschaltung.

27. Integrierte Schaltungseinrichtung nach Anspruch 25, bei welcher die Auswahlschaltung ferner eine mit dem Schieberegister verbundene Einrichtung zum Erzeugen eines Rücksetzsignals enthält zum Ausgeben des Rücksetzsignals an das Schieberegister, wenn die Daten in das Register in die erste Stufe oder die letzte Stufe des Schieberegis ters bewegt worden sind.

28. Integrierte Schaltungseinrichtung nach Anspruch 25, bei welcher die Phasenregel-Schaltung ferner eine Schiebesteuereinrichtung aufweist, welche mit dem ersten Steuersignal-Ausgangsanschluß der Phasenvergleichsschal tung und dem ersten Steueranschluß der Auswahlschaltung verbunden ist, zum Ausgeben eines Signals an den ersten Steueranschluß, um das Schieberegister dazu zu zwingen, in eine Richtung entgegengesetzt zu der durch das Phasen vergleichssignal angezeigten Richtung zu schieben, wenn die Daten in das Register in die erste oder die letzte Stufe im Schieberegister bewegt worden sind, und den Schiebezustand entgegengesetzter Richtung solange zu halten, bis sich das Phasenvergleichssignal ändert.