JPH042216A

JPH042216A - 周波数変換回路

Info

Publication number: JPH042216A
Application number: JP2103418A
Authority: JP
Inventors: Akio Fukuchi; 福地　章夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-04-19
Filing date: 1990-04-19
Publication date: 1992-01-07
Anticipated expiration: 2012-02-12
Also published as: JP2580833B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は周波数変換回路に関し、特に論理回路のみで構
成された周波数変換回路に関する。

〔従来の技術〕

従来の周波数変換回路として、例えば第６図に示すもの
が提案されている。この周波数変換回路は、入力端子３
１に人力された信号は緩衝増幅器３３、電力増幅器３５
で＋１０ｄＢｍ程度に増幅される。また入力端子３２に
入力された信号は緩衝増幅器３４で増幅される。そして
、それぞれ増幅された信号はダイオードミキサで構成さ
れる平衡乎調器３６で各信号の周波数の和と差の周波数
成分が出力される。その後、ろ波器３７を通して不要な
周波数成分をろ波し、緩衝増幅器３８で増幅して出力端
子３９に周波数変換された出力信号を得ている。

また、従来の他の周波数変換回路として第７図に示すも
のが提案されている。この周波数変換回路は、入力端子
４１．４２に入力された信号の一部をπ／２移相回路４
３．４４で位相変換する。

そして、乗算回路４５．４６において他の一部の信号と
、位相変換された信号とを交差的に乗算し、かつ各出力
を加算回路４７において加算することで、出力端子４８
に周波数変換された出力信号を得ている。

すなわち、入力端子４１の信号をｃｏｓ　（ωＩｔ＋α
）、入力端子４２の信号をｃｏｓ　（ω２ｔ＋β）とす
ると、これらを演算した出力端子４８には、ｃｏｓ（（
ω１−ω２）ｔ＋（α−β）〕のように、２つの入力信
号の差の周波数のみが表れる。しかし広帯域なπ／２移
相回路を実現することは、複雑なディジタル信号処理、
または多極の回路網に依らなければならず、製作は困難
である。

〔発明が解決しようとする課題〕

上述した第６図の周波数変換回路は、平衡変調器３６で
２つの信号の周波数の和と差の周波数を発生させるため
、和と差の一方を選択して取り出すためのろ波器３７が
外部部品として必要になり、回路の集積化を実現するこ
とが難しいという問題がある。

また、平衡変調器３６の一方の入力には１０ｄＢｍ程度
の入力が必要であるため、小型の電力増幅器３５が必要
とされる。さらに、周波数変換回路のシンセサイザ等へ
の応用を考えると、その入出力はロジック回路であるこ
とが多いため、５０Ω系のＲＦ回路とロジック回路との
インターフェイス回路が必要になる。このため、回路が
さらに複雑化することになる。

一方、第７図の周波数変換回路は、π／２移相回路４３
．４４が必要とされるが、広帯域のπ／２移相回路を実
現するためには、複雑なディジタル信号処理や多極の回
路網によらねばならず、この種の周波数変換回路を簡易
にしかも小型に構成することは極めて困難である。

本発明の目的は、これらの問題を解消して簡易な構成で
かつ集積化を可能にした周波数変換回路を提供すること
にある。

〔課題を解決するための手段〕

本発明の周波数変換回路は、第１および第２の入力信号
を１／４に分周しかつπ／２位相のずれた２つの信号と
する第１および第２の２ビットジョンソンカウンタと、
これら２ビットジョンソンカウンタのそれぞれ対応する
位相同士の信号の排他的論理和をとる第１および第２の
排他的ノアゲートと、これら排他的ノアゲートの出力の
正論理および負論理の各論理積をとる論理回路と、この
論理回路の出力によりセット、リセットされて信号を出
力するラッチ回路とで構成される。

例えば、論理回路は、第１および第２の排他的ノアゲー
トの各出力が正論理出力のときにラッチ回路をセットし
、各出力が負論理出力のときにラッチ回路をリセットす
るよう構成される。

〔作用〕

本発明によれば、第１および第２の入力信号をそれぞれ
１／４に分周し、かつ両信号の周波数差の周波数信号を
出力信号として得ることができる。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の周波数変換回路の一実施例のブロック
図である。第１の入力端子ｌおよび第２の入力端子２に
はそれぞれ第１の２ビツトジゴンソンカウンタ３および
第２の２ピントジヨンソンカウンタ４が接続される。こ
れら２ビツトジゴンソンカウンタは、例えば第２図に示
すように、２つのフリップフロップ１１．１２で構成さ
れ、１つの入力端子Ａと、２つの出力端子Ｂ、Ｃを備え
ている。そして、第３図にタイミングを示すように、入
力端子Ａに入力された信号を１／４分周し、かつπ／２
位相のずれた信号を出力端子Ｂ、Ｃから出力する。

前記第１及び第２の２ピントジョンソンカウンタ３，４
はそれぞれ出力端子Ｂ、Ｃからの出力をそれぞれ取り替
えるように各出力を第１の排他的ノアゲート５および第
２の排他的ノアゲート６に入力させる。更に、これら第
１及び第２の排他的ノアゲート５．６の各出力をそれぞ
れナントゲート７、オアゲート８に入力させる。

そして、ナントゲート７の出力をＲＳラッチ回路９のセ
ット端子に、オアゲート８の出力を該ＲＳラッチ回路９
のリセット端子にそれぞれに入力させ、このＲＳラッチ
回路９から出力を取り出している。

次に、第４図のタイミング図を用いて第１図の回路の動
作を説明する。今、第１の入力端子１に周波数ｆ、の信
号が入力され、第２の入力端子２に周波数ｆ１２の信号
が入力されているものとする。

第１の入力端子１に入力された信号ａは、第１の２ビッ
トジョンソンカウンタ３で１／４に分周され、π／２位
相のずれた２つの信号す、ｃとなる。同様に、第２の入
力端子２に入力された信号Ｃは、第２の２ビットジョン
ソンカウンタ４で１／４に分周され、かつπ／２位相の
ずれた２つの信号ｄ、ｅとされる。

ついで、信号すとｅを第１の排他的ノアゲート５に入力
させて信号ｇを出力させ、同様に信号Ｃとｆを第２の排
他的ノアゲート６に入力させて信号りを出力させる。そ
して、これら信号ｇ、ｈをナントゲート７およびオアゲ
ート８を通して得られる正論理および負論理の各論理積
の信号ｉをＲＳラッ千回路９のセント端子、リセット端
子に入力することで、信号ｊを出方する。ここでは、信
号ｇとｈが共に“Ｈ”のときにナントゲート７がらの信
号でＲＳラッチ回路９をセットし、信号ｇとｈが共に“
Ｌ”のときにオアゲート８がらの信号でＲＳラッチ回路
９をリセットする。

この出力信号ｊの周波数ｒ０は、結果として信号ａの１
／４分周と、信号ｄの１／４分周の差、すなわち、ｆ　ｏ　＝　ｆ　ＩＩ／　４　　ｆ　１２／　４となる
。

第５図は第１図に示した周波数変換回路を用いて、１０
．７Ｍ　Ｈ２±４．５　ＫＨ，の出力周波数を得るＦＳ
Ｋ変調器を構成した例である。

第５図において、１０は第１図の構成の周波数変換回路
であり、ここではこの周波数変換回路１゜を２つ利用し
ている。すなわち、電圧制御発振器２１からの出力信号
と基準周波数発振器２２がらの信号とを１つの周波数変
換回路１ｏにおいて周波数変換し、この周波数変換した
信号を可変分周器２３で分周して位相比較器２４に入力
させる。

この位相比較器２４は前記基準周波数発振器２２の出力
を固定分周器２５で分周した出力との位相を比較し、そ
の出力をループフィルタ２６を通して前記電圧制御発振
器２１に帰還させることでＰＬＬ（位相同期ループ）を
構成している。また、前記電圧制御発振器２１の出力を
固定分周器２７で分周した後、この分周信号と前記基準
周波数発振器２２の信号とを他の周波数変換回路１０で
周波数変換してＦＳＫ出力を得ている。

二〇ＦＳＫ変調器では、可変分周器２３の分周比をデー
タ入力端子２８から入力されるデータで切り替えること
により、ＦＳＫ出力を得ることができる。

ここでは、電圧制御発振器２１の発振周波数を８０±１
．８ＭＨ２とし、基準周波数発振器２２の発振周波数を
４２ＭＨ２としている。

このようにして第１図の周波数変換回路でＦＳＫ変調器
を構成すると、この例でも示したように通常のＦＳＸ変
調器はＰＬＬシンセサイザ化されて周波数変換回路の前
後がロジックレベルで動作していることが多いため、第
１図の周波数変換回路のように、入出力インターフェイ
スが論理回路で構成されているものは、ロジック→ＲＦ
系（５０Ω）、ＲＦ系→ロジックへのレベル変換回路が
少なくて済むという利点がある。

〔発明の効果〕

以上説明したように本発明は、２つの２ビツトジツンソ
ンカウンタと、２つの排他的ノアゲートと、論理回路と
、ラッチ回路で構成され、第１および第２の入力信号を
それぞれ１／４に分周し、かつ両信号の周波数差の周波
数信号を出力信号として得るこことができるので、周波
数変換回路を論理回路だけで構成し、外付けのる波器や
電力増幅器等を不要にして簡易化、集積化を実現すると
ともに、細かい調整を不要にして広い帯域に渡って周波
数変換を行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の周波数変換回路の一実施例の回路図、
第２図は２ビットジョンソンカウンタの回路図、第３図
は２ビットジョンソンカウンタのタイミング図、第４図
は第１図の周波数変換回路のａ　−ｊの各部の信号タイ
ミング図、第５図は本発明の周波数変換回路をＦＳＫ変
調器に適用した回路図、第６図および第７図はそれぞれ
従来の異なる周波数変換回路の回路図である。１・・・第１の入力端子、２・・・第２の入力端子、３
・・・第１の２ビットジョンソンカウンタ、４・・・第
２の２ビットジョンソンカウンタ、５・・・第１の排他
的ノアゲート、６・・・第２の排他的ノアゲート、７・
・・ナントゲート、８・・・オアゲート、９・・・ＲＳ
ラッチ回路、１０・・・周波数変換回路、１１．１２・
・・フリップフロップ、２１・・・電圧制御発振器、２
２・・・基準周波数発振器、２３・・・可変分周器、２
４・・・位相比較器、２５・・・固定分周器、２６・・
・ループフィルタ、２７・・・固定分周器、２８・・・
データ入力端子、３１．３２・・・入力端子、３３．３
４・・・緩衝増幅器、３５・・・電力増幅器、３６・・
・平衡変調器（ダイオードミキサ）、３７・・・ろ波器
、３８・・・緩衝増幅器、３９・・・出力端子、４Ｌ４
２・・・入力端子、４３．４４・・・π／２移相回路、
４５．４６・・・乗算回路、４７・・・加算回路、４８
・・・出力端子。

Claims

【特許請求の範囲】１、第１の入力信号を１／４に分周しかつπ／２位相の
ずれた２つの信号とする第１の２ビットジョンソンカウ
ンタと、第２の入力信号を１／４に分周しかつπ／２位
相のずれた２つの信号とする第２の２ビットジョンソン
カウンタと、これら各２ビットジョンソンカウンタのそ
れぞれ対応する位相の信号同士の排他的論理和をとる第
１および第２の排他的ノアゲートと、これら排他的ノア
ゲートの出力の正論理および負論理の各論理積をとる論
理回路と、この論理回路の出力によりセット、リセット
されて信号を出力するラッチ回路とを備えることを特徴
とする周波数変換回路。２、論理回路は、第１および第２の排他的ノアゲートの
各出力が正論理出力のときにラッチ回路をセットし、各
出力が負論理出力のときにラッチ回路をリセットするよ
うに構成してなる特許請求の範囲第１項記載の周波数変
換回路。