JPH1022798A - デジタル周波数分割器位相シフタ - Google Patents
デジタル周波数分割器位相シフタInfo
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- JPH1022798A JPH1022798A JP8342182A JP34218296A JPH1022798A JP H1022798 A JPH1022798 A JP H1022798A JP 8342182 A JP8342182 A JP 8342182A JP 34218296 A JP34218296 A JP 34218296A JP H1022798 A JPH1022798 A JP H1022798A
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- phase
- signal
- coefficient
- counter
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/08—Networks for phase shifting
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Control Of Multiple Motors (AREA)
- Networks Using Active Elements (AREA)
- Manipulation Of Pulses (AREA)
- Radar Systems Or Details Thereof (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は、非常に正確な位相シフトを与える位
相シフト回路を提供することを目的とし、また正確な位
相関係を有する複数の信号を生成する信号発生器を提供
することを目的とする。 【解決手段】カウンタ係数が係数制御信号によってＮま
たはＮ＋Ｍに設定される高速二重係数デジタルカウンタ
102 と、係数制御信号を生成し、出力信号によってクロ
ックされ、カウント値によって定められた出力信号パル
スの数Ｐのカウント動作を開始し、カウントが終わった
とき停止するプログラム可能なデジタルカウンタ回路11
2 とを具備し、係数制御信号はプログラム可能なカウン
タがカウントを停止したとき係数としてＮを選択する第
１の状態となり、エネーブルされたときに係数としてＮ
＋Ｍを選択する第２の状態となり、プログラム可能なカ
ウンタが位相シフトされることを特徴とする。
相シフト回路を提供することを目的とし、また正確な位
相関係を有する複数の信号を生成する信号発生器を提供
することを目的とする。 【解決手段】カウンタ係数が係数制御信号によってＮま
たはＮ＋Ｍに設定される高速二重係数デジタルカウンタ
102 と、係数制御信号を生成し、出力信号によってクロ
ックされ、カウント値によって定められた出力信号パル
スの数Ｐのカウント動作を開始し、カウントが終わった
とき停止するプログラム可能なデジタルカウンタ回路11
2 とを具備し、係数制御信号はプログラム可能なカウン
タがカウントを停止したとき係数としてＮを選択する第
１の状態となり、エネーブルされたときに係数としてＮ
＋Ｍを選択する第２の状態となり、プログラム可能なカ
ウンタが位相シフトされることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はＲＦ位相シフタに関
し、特に非常に正確な位相シフタを提供するためにデジ
タルカウンタを使用する位相シフタに関する。
し、特に非常に正確な位相シフタを提供するためにデジ
タルカウンタを使用する位相シフタに関する。
【０００２】
【従来の技術】レーダ受信機／励起装置において使用さ
れる通常の電子位相シフタは、連続した位相シフト範囲
を提供することができるバラクターダイオード同調され
た位相シフタと、１組の予め定められた固定したフェー
ズドシフタまたはライン長を切替えるためにスイッチを
使用する位相シフタとを含んでいる。
れる通常の電子位相シフタは、連続した位相シフト範囲
を提供することができるバラクターダイオード同調され
た位相シフタと、１組の予め定められた固定したフェー
ズドシフタまたはライン長を切替えるためにスイッチを
使用する位相シフタとを含んでいる。
【０００３】
【発明が解決しようとする課題】一般に高速バイ・フェ
ーズ変調器（ 180°の位相シフト）としてミキサが使用
される。これらの通常の位相シフタの位相の正確度は厳
密に制限されており、それはまた有効な位相状態の数を
制限する。
ーズ変調器（ 180°の位相シフト）としてミキサが使用
される。これらの通常の位相シフタの位相の正確度は厳
密に制限されており、それはまた有効な位相状態の数を
制限する。
【０００４】本発明の目的は、正確な位相関係を有する
複数の信号を生成する信号発生器を提供することであ
る。
複数の信号を生成する信号発生器を提供することであ
る。
【０００５】
【課題を解決するための手段】本発明の信号発生器は、
複数のデジタル周波数分割器位相シフト回路装置を含ん
でいる。各装置は所定の周波数を有する入力波形に応答
し、周波数が入力波形周波数の予め定められた比であ
り、位相が所定の１組のディスクリートな位相変化によ
って選択されるユニット出力信号を供給する。さらに信
号発生器は、複数の可能な位相状態を有する出力信号を
得るために複数のユニット出力信号を組合わせる信号混
合手段を具備している。
複数のデジタル周波数分割器位相シフト回路装置を含ん
でいる。各装置は所定の周波数を有する入力波形に応答
し、周波数が入力波形周波数の予め定められた比であ
り、位相が所定の１組のディスクリートな位相変化によ
って選択されるユニット出力信号を供給する。さらに信
号発生器は、複数の可能な位相状態を有する出力信号を
得るために複数のユニット出力信号を組合わせる信号混
合手段を具備している。
【０００６】本発明による位相シフタの主な利点は、通
常の位相シフタより何桁も良好に所定の信号に非常に正
確な位相シフトを与えることである。第２の利点は、そ
れが類似した設計および複雑さの付加的な素子を追加す
るだけで非常に多数の位相状態を生成することができる
ことである。これは、もっと多くの位相状態を生成する
ためにはるかに複雑で正確なハードウェアが要求される
通常の位相シフタでは不可能である。
常の位相シフタより何桁も良好に所定の信号に非常に正
確な位相シフトを与えることである。第２の利点は、そ
れが類似した設計および複雑さの付加的な素子を追加す
るだけで非常に多数の位相状態を生成することができる
ことである。これは、もっと多くの位相状態を生成する
ためにはるかに複雑で正確なハードウェアが要求される
通常の位相シフタでは不可能である。
【０００７】
【発明の実施の形態】以下の本発明の実施形態の詳細な
説明および添付図面から本発明のこれらおよびその他の
特徴および利点がさらに明らかになるであろう。本発明
によるデジタル周波数分割器位相シフタ用の基本的な構
成ブロック装置は、図１に示されているように周波数分
割器（Ｎで分割）52およびその関連した位相制御回路54
である。分割器52は、低雑音の外部基準信号源のような
信号源からのクロック信号の周波数Ｆｃｌｋを分割す
る。位相制御回路54は位相ストローブ信号、およびこの
位相ストローブ信号による命令で導入された位相シフト
量（ΔΦ）を示す位相シフト制御信号に応答する。
説明および添付図面から本発明のこれらおよびその他の
特徴および利点がさらに明らかになるであろう。本発明
によるデジタル周波数分割器位相シフタ用の基本的な構
成ブロック装置は、図１に示されているように周波数分
割器（Ｎで分割）52およびその関連した位相制御回路54
である。分割器52は、低雑音の外部基準信号源のような
信号源からのクロック信号の周波数Ｆｃｌｋを分割す
る。位相制御回路54は位相ストローブ信号、およびこの
位相ストローブ信号による命令で導入された位相シフト
量（ΔΦ）を示す位相シフト制御信号に応答する。
【０００８】分割器52の出力（Ｆｃｌｋ／Ｎ）は、図２
のａ乃至ｆに示されているように一定の入力クロック信
号に対して正確に 360°／Ｎの均一な間隔を付けられた
Ｎ個の可能な位相状態を有する。分割器の出力位相は入
力クロック信号の位相と同期しており、したがって分割
器回路の位相雑音以外に入力クロックに関する位相エラ
ーはない。水晶発振器から得られる信号源のような高ス
ペクトル純度の入力クロック信号を使用すると、入力信
号源からの位相エラーは本質的にゼロである。周波数分
割器による位相エラーも小さい。例えば、位相雑音は典
型的にＥＣＬ装置に対して-145ｄＢｃ／Ｈｚ、またＴＴ
Ｌ装置に対して-160ｄＢｃ／Ｈｚより良好である。ほと
んどの場合、分割器位相雑音は無視されることができ
る。
のａ乃至ｆに示されているように一定の入力クロック信
号に対して正確に 360°／Ｎの均一な間隔を付けられた
Ｎ個の可能な位相状態を有する。分割器の出力位相は入
力クロック信号の位相と同期しており、したがって分割
器回路の位相雑音以外に入力クロックに関する位相エラ
ーはない。水晶発振器から得られる信号源のような高ス
ペクトル純度の入力クロック信号を使用すると、入力信
号源からの位相エラーは本質的にゼロである。周波数分
割器による位相エラーも小さい。例えば、位相雑音は典
型的にＥＣＬ装置に対して-145ｄＢｃ／Ｈｚ、またＴＴ
Ｌ装置に対して-160ｄＢｃ／Ｈｚより良好である。ほと
んどの場合、分割器位相雑音は無視されることができ
る。
【０００９】周波数分割器出力信号の位相シフトは、周
波数分割器の位相状態を変化させることによって行われ
る。図３および４は、周波数分割器出力位相状態を変化
させる簡単な“パルス飲み込み(swallowing)”技術を示
す。ここにおいて、入力信号Ｆｃｌｋは、周波数分割関
数62を適用される前にアンドゲート60によって最初にゲ
ートされる。信号Ｆｃｌｋはアンドゲート60への１つの
入力である。ゲート信号は別の入力である。図４のａ
は、入力信号Ｆｃｌｋの波形を示す。図４のｂは、アン
ドゲート60をゲート制御するゲート信号の波形を示す。
図４のｃは、Ａにおける結果的な波形であるアンドゲー
トの出力を示す。図４のｄはＢにおける波形、すなわち
周波数分割器62の出力を示す。ゲート動作中、入力クロ
ックパルスは“飲み込まれ”る。すなわち、それは周波
数分割器の入力に送られない。したがって、周波数分割
器はゲート動作中に“飲み込まれ”たパルスを認知せ
ず、その結果これはゲートされた信号Ｆｃｌｋのパルス
の数だけ分割器出力波形をシフトさせる。ゲート動作の
結果、Ｂにおける信号は 240°の例示的な値だけシフト
されたパルスであることが認められる。
波数分割器の位相状態を変化させることによって行われ
る。図３および４は、周波数分割器出力位相状態を変化
させる簡単な“パルス飲み込み(swallowing)”技術を示
す。ここにおいて、入力信号Ｆｃｌｋは、周波数分割関
数62を適用される前にアンドゲート60によって最初にゲ
ートされる。信号Ｆｃｌｋはアンドゲート60への１つの
入力である。ゲート信号は別の入力である。図４のａ
は、入力信号Ｆｃｌｋの波形を示す。図４のｂは、アン
ドゲート60をゲート制御するゲート信号の波形を示す。
図４のｃは、Ａにおける結果的な波形であるアンドゲー
トの出力を示す。図４のｄはＢにおける波形、すなわち
周波数分割器62の出力を示す。ゲート動作中、入力クロ
ックパルスは“飲み込まれ”る。すなわち、それは周波
数分割器の入力に送られない。したがって、周波数分割
器はゲート動作中に“飲み込まれ”たパルスを認知せ
ず、その結果これはゲートされた信号Ｆｃｌｋのパルス
の数だけ分割器出力波形をシフトさせる。ゲート動作の
結果、Ｂにおける信号は 240°の例示的な値だけシフト
されたパルスであることが認められる。
【００１０】単一の周波数分割器／位相制御構成ブロッ
ク装置の使用における主な制限は、制限された位相分解
能および／または遅い位相切替え速度である。位相切替
え速度は、分割器の出力周波数に直接関連している。出
力周波数が高くなると、それだけ分割器による位相変化
が速くなり、また位相シフト装置がその一部分であるシ
ステムを構成している別の素子による位相設定が速くな
る。例えば、本発明による位相シフト素子を使用したレ
ーダ励起装置システムの場合、励起装置システムは典型
的にミキサ、増幅器およびフィルタを含んでいる。した
がって、過渡応答の影響、すなわちフィルタおよびその
他の素子による位相切替え速度は位相シフタ装置の重要
なパラメータである。一般に、フィルタを通る位相設定
は高周波で速い。これは高周波によって位相シフトされ
た信号が通過することのできる広いフィルタ帯域幅が許
されるためである。しかし、出力周波数がクロック周波
数から分割されるため、位相シフトされた信号の周波数
は固有的に低い。さらに位相状態の数の増加は分割器の
比の直接的な増大を要求し、それが一層その周波数を低
くし、したがって位相切替え速度を低下させる。最後
に、デジタルカウンタの速度はデジタル半導体技術によ
って制限されることが多い。本発明はこれらの制限を解
決しようとするものである。
ク装置の使用における主な制限は、制限された位相分解
能および／または遅い位相切替え速度である。位相切替
え速度は、分割器の出力周波数に直接関連している。出
力周波数が高くなると、それだけ分割器による位相変化
が速くなり、また位相シフト装置がその一部分であるシ
ステムを構成している別の素子による位相設定が速くな
る。例えば、本発明による位相シフト素子を使用したレ
ーダ励起装置システムの場合、励起装置システムは典型
的にミキサ、増幅器およびフィルタを含んでいる。した
がって、過渡応答の影響、すなわちフィルタおよびその
他の素子による位相切替え速度は位相シフタ装置の重要
なパラメータである。一般に、フィルタを通る位相設定
は高周波で速い。これは高周波によって位相シフトされ
た信号が通過することのできる広いフィルタ帯域幅が許
されるためである。しかし、出力周波数がクロック周波
数から分割されるため、位相シフトされた信号の周波数
は固有的に低い。さらに位相状態の数の増加は分割器の
比の直接的な増大を要求し、それが一層その周波数を低
くし、したがって位相切替え速度を低下させる。最後
に、デジタルカウンタの速度はデジタル半導体技術によ
って制限されることが多い。本発明はこれらの制限を解
決しようとするものである。
【００１１】分割器出力周波数を高くする１つの方法
は、周波数分割器およびその間連した位相制御回路の動
作周波数を最大にすることである。図５は、分割器52の
機能（図１）を実行する高速二重係数カウンタ102 と、
その関連した位相制御回路54の機能（図１）を実行する
プログラム可能なカウンタ回路110 とを組合せた回路10
0 を示す。このタイプの回路は、所定の論理系統内にお
いて可能な最高速度を実現する。例えば例示的な論理系
統はＧａＡｓ並びにＴＴＬおよびＥＣＬ系統も含み、例
えば 100ｋ ＥＬＣ、高速ＴＴＬ等の付加的な系統が広
義のＴＴＬおよびＥＣＬ内にはいる。さらに、所定の論
理系統内には異なる速度を有する異なるタイプの装置が
存在する。例えばフリップ・フロップ装置は二重係数カ
ウンタより速く、二重係数カウンタはプログラム可能な
カウンタより速い。速度差が生じるのは装置のフィード
バック信号路のような複雑性のためである。図５の回路
は、回路を構成するために使用される所定の論理系統の
装置に著しく速い動作を実行させる。
は、周波数分割器およびその間連した位相制御回路の動
作周波数を最大にすることである。図５は、分割器52の
機能（図１）を実行する高速二重係数カウンタ102 と、
その関連した位相制御回路54の機能（図１）を実行する
プログラム可能なカウンタ回路110 とを組合せた回路10
0 を示す。このタイプの回路は、所定の論理系統内にお
いて可能な最高速度を実現する。例えば例示的な論理系
統はＧａＡｓ並びにＴＴＬおよびＥＣＬ系統も含み、例
えば 100ｋ ＥＬＣ、高速ＴＴＬ等の付加的な系統が広
義のＴＴＬおよびＥＣＬ内にはいる。さらに、所定の論
理系統内には異なる速度を有する異なるタイプの装置が
存在する。例えばフリップ・フロップ装置は二重係数カ
ウンタより速く、二重係数カウンタはプログラム可能な
カウンタより速い。速度差が生じるのは装置のフィード
バック信号路のような複雑性のためである。図５の回路
は、回路を構成するために使用される所定の論理系統の
装置に著しく速い動作を実行させる。
【００１２】プログラム可能なカウンタ回路110 は、プ
ログラム可能なカウンタ112 と、エッジ検出器およびク
ロック同期回路114 とを含む。プログラム可能なカウン
タ112 はその並列なデータ入力で位相シフトカウント値
Ｐを受信し、そのＰＥ（並列エネーブル）ポートで回路
114 からの信号を受信し、この信号はアクチブな時にＰ
データがロードされるように動作する。回路114 からの
アクチブ信号はまたＴＣ（最終カウント）の状態を低い
状態にする。ＴＣ信号は高い状態に反転される。反転さ
れた信号は、係数をＮ−１係数に変化させるように二重
係数カウンタ102 の係数制御ポートに送られる。反転さ
れたＴＣ信号はまたプログラム可能なカウンタ112 のＣ
Ｅ（カウントエネーブル）ポートに送られ、それによっ
てカウンタ112 がＣＬＫ（クロック）ポートで受信され
たクロックパルスをカウントできるようになる。二重係
数カウンタ102 の出力はクロック信号を供給するように
このＣＬＫポートに接続され、また回路114 にも接続さ
れる。プログラム可能なカウンタ112 のカウントがその
最終カウントに到達してしまうと、ＴＣ信号が高くな
る。高い状態は反転され、カウンタ102 の係数を切換
え、カウンタ112 がカウントを停止するようにＣＥポー
トをディスエーブルする。
ログラム可能なカウンタ112 と、エッジ検出器およびク
ロック同期回路114 とを含む。プログラム可能なカウン
タ112 はその並列なデータ入力で位相シフトカウント値
Ｐを受信し、そのＰＥ（並列エネーブル）ポートで回路
114 からの信号を受信し、この信号はアクチブな時にＰ
データがロードされるように動作する。回路114 からの
アクチブ信号はまたＴＣ（最終カウント）の状態を低い
状態にする。ＴＣ信号は高い状態に反転される。反転さ
れた信号は、係数をＮ−１係数に変化させるように二重
係数カウンタ102 の係数制御ポートに送られる。反転さ
れたＴＣ信号はまたプログラム可能なカウンタ112 のＣ
Ｅ（カウントエネーブル）ポートに送られ、それによっ
てカウンタ112 がＣＬＫ（クロック）ポートで受信され
たクロックパルスをカウントできるようになる。二重係
数カウンタ102 の出力はクロック信号を供給するように
このＣＬＫポートに接続され、また回路114 にも接続さ
れる。プログラム可能なカウンタ112 のカウントがその
最終カウントに到達してしまうと、ＴＣ信号が高くな
る。高い状態は反転され、カウンタ102 の係数を切換
え、カウンタ112 がカウントを停止するようにＣＥポー
トをディスエーブルする。
【００１３】回路114 は位相シフトストローブ信号に応
答してカウンタ112 用の並列エネーブル信号を生成し、
この信号はカウンタ102 から出力された信号に同期され
る。回路114 は縦続されたＤ型フリップ・フロップ回路
114Ａ， 114Ｂおよび 114Ｃ、並びにナンドゲート 114
Ｄを含む。回路114 はクロック信号にＰＥ信号を同期
し、位相シフトストローブ信号に関して少なくとも１ク
ロックサイクルだけＰＥアクチブ信号状態を遅延する。
答してカウンタ112 用の並列エネーブル信号を生成し、
この信号はカウンタ102 から出力された信号に同期され
る。回路114 は縦続されたＤ型フリップ・フロップ回路
114Ａ， 114Ｂおよび 114Ｃ、並びにナンドゲート 114
Ｄを含む。回路114 はクロック信号にＰＥ信号を同期
し、位相シフトストローブ信号に関して少なくとも１ク
ロックサイクルだけＰＥアクチブ信号状態を遅延する。
【００１４】図６のａ乃至ｆにおいて、回路100 のタイ
ミング図を示す。図６のｃは位相シフトストローブ信号
を示し、図６のｄは、図６のｂのクロック信号と同期す
るように遅延された結果的なＰＥ信号を示す。図６のｅ
はＴＣ信号を示す。図６のｆは結果的な位相シフトを与
えられたＦｏｕｔ信号を示す。
ミング図を示す。図６のｃは位相シフトストローブ信号
を示し、図６のｄは、図６のｂのクロック信号と同期す
るように遅延された結果的なＰＥ信号を示す。図６のｅ
はＴＣ信号を示す。図６のｆは結果的な位相シフトを与
えられたＦｏｕｔ信号を示す。
【００１５】二重係数カウンタ102 は、通常１だけ分離
される２つの固定した分割比（ＮおよびＮ−１）を有す
る。二重係数カウンタ102 は比較的簡単な装置であり、
それによって所定の論理系統のほぼピーク速度で動作す
ることが可能になる。固定したデジタル分割器は低速度
の位相制御回路を使用して位相状態の変化を誘導できな
いため、これを使用することはできない。位相状態はプ
ログラム可能なカウンタ110 によって制御され、またそ
の最大速度はその複雑さ故に、所定の論理系統のピーク
動作周波数の数分の１である。プログラム可能なカウン
タの遅い速度は、高速二重係数カウンタ102 の速度の低
下を招かない。それはこのカウンタが高速二重係数カウ
ンタの出力で発生される低いクロック速度で動作しなけ
ればならない、すなわちＦｏｕｔ＝Ｆｃｌｋ／Ｎである
ためである。位相変化は二重係数カウンタ102 の分割比
を制御することによって行われる。
される２つの固定した分割比（ＮおよびＮ−１）を有す
る。二重係数カウンタ102 は比較的簡単な装置であり、
それによって所定の論理系統のほぼピーク速度で動作す
ることが可能になる。固定したデジタル分割器は低速度
の位相制御回路を使用して位相状態の変化を誘導できな
いため、これを使用することはできない。位相状態はプ
ログラム可能なカウンタ110 によって制御され、またそ
の最大速度はその複雑さ故に、所定の論理系統のピーク
動作周波数の数分の１である。プログラム可能なカウン
タの遅い速度は、高速二重係数カウンタ102 の速度の低
下を招かない。それはこのカウンタが高速二重係数カウ
ンタの出力で発生される低いクロック速度で動作しなけ
ればならない、すなわちＦｏｕｔ＝Ｆｃｌｋ／Ｎである
ためである。位相変化は二重係数カウンタ102 の分割比
を制御することによって行われる。
【００１６】二重係数カウンタ102 は、通常２つの分割
比の一方で動作する。例えば図６のｂのタイミング図は
Ｎ分割比で通常動作する分割器を示す。この通常の動作
期間中、カウントはプログラム可能なカウンタでディス
エーブルされる。位相変化を開始する命令により、プロ
グラム可能なカウンタ110 が所定の位相変化に対応した
カウント（Ｐ）でロードされ、カウントがエネーブルさ
れる。プログラム可能なカウンタ110 がエネーブルされ
ている間、二重係数カウンタ102 は他方の分割比（この
例ではＮ−１）で動作する。二重係数カウンタが他方の
分割比でカウントするたびに、 360°／Ｎ［または（Ｎ
−１）が通常使用されている場合には 360°／（Ｎ−
１）］に対応した位相変化が発生する。プログラム可能
なカウンタ110 は位相シフトカウント（Ｐ）によって定
められたカウントを終了し、その後それ自身ディスエー
ブルする。さらに二重係数カウンタ102 は通常の分割比
（Ｎ）に復帰する。全体的な位相シフト量は（ 360°／
Ｎ）Ｐに等しい。二重係数カウンタおよびプログラム可
能なカウンタは、ここにおいて参照として含まれている
本出願人の別出願明細書にさらに詳細に記載されてい
る。
比の一方で動作する。例えば図６のｂのタイミング図は
Ｎ分割比で通常動作する分割器を示す。この通常の動作
期間中、カウントはプログラム可能なカウンタでディス
エーブルされる。位相変化を開始する命令により、プロ
グラム可能なカウンタ110 が所定の位相変化に対応した
カウント（Ｐ）でロードされ、カウントがエネーブルさ
れる。プログラム可能なカウンタ110 がエネーブルされ
ている間、二重係数カウンタ102 は他方の分割比（この
例ではＮ−１）で動作する。二重係数カウンタが他方の
分割比でカウントするたびに、 360°／Ｎ［または（Ｎ
−１）が通常使用されている場合には 360°／（Ｎ−
１）］に対応した位相変化が発生する。プログラム可能
なカウンタ110 は位相シフトカウント（Ｐ）によって定
められたカウントを終了し、その後それ自身ディスエー
ブルする。さらに二重係数カウンタ102 は通常の分割比
（Ｎ）に復帰する。全体的な位相シフト量は（ 360°／
Ｎ）Ｐに等しい。二重係数カウンタおよびプログラム可
能なカウンタは、ここにおいて参照として含まれている
本出願人の別出願明細書にさらに詳細に記載されてい
る。
【００１７】回路100 は市販の素子によって構成される
ことができる。例えば、ナショナル・セミコンダクタ１
１Ｃ９０の二重係数カウンタ（10および11で分割）およ
びモトローラ１００１６の４ビットのプログラム可能な
カウンタを使用するプロトタイプは、 800ＭＨｚのクロ
ック周波数で動作することが試験されている。さらに、
リン化インジウム（ＩｎＰ）ベースのヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）技術を使用する二重係数お
よびプログラム可能なカウンタは、14ＧＨｚを越えるク
ロック周波数で動作することが証明されている。
ことができる。例えば、ナショナル・セミコンダクタ１
１Ｃ９０の二重係数カウンタ（10および11で分割）およ
びモトローラ１００１６の４ビットのプログラム可能な
カウンタを使用するプロトタイプは、 800ＭＨｚのクロ
ック周波数で動作することが試験されている。さらに、
リン化インジウム（ＩｎＰ）ベースのヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）技術を使用する二重係数お
よびプログラム可能なカウンタは、14ＧＨｚを越えるク
ロック周波数で動作することが証明されている。
【００１８】切替え速度を改良し、かつ位相分解能を高
める第２の技術は、各装置が低い分割比を有する二重係
数周波数分割器を含んでいる複数の基本的な位相シフタ
装置を使用することである。装置の出力はミキサおよび
フィルタを使用して結合される。多数の位相シフト装置
の使用は、同じ分割比で単一の位相シフト装置を使用す
る場合に比較して位相状態の数を大幅に増加させる。し
たがって、所定の数の位相状態に対して、単一の位相シ
フト装置を使用した場合と比較して、各二重係数分割器
の比を小さくしておくことができる。これは、個々の二
重係数分割器の出力周波数を高い状態に保ち、それが位
相切替え速度を改良する。
める第２の技術は、各装置が低い分割比を有する二重係
数周波数分割器を含んでいる複数の基本的な位相シフタ
装置を使用することである。装置の出力はミキサおよび
フィルタを使用して結合される。多数の位相シフト装置
の使用は、同じ分割比で単一の位相シフト装置を使用す
る場合に比較して位相状態の数を大幅に増加させる。し
たがって、所定の数の位相状態に対して、単一の位相シ
フト装置を使用した場合と比較して、各二重係数分割器
の比を小さくしておくことができる。これは、個々の二
重係数分割器の出力周波数を高い状態に保ち、それが位
相切替え速度を改良する。
【００１９】図７のａは、２個のデジタル位相シフタ装
置 134Ａおよび 134Ｂの並列構造を使用する位相シフト
回路130 の簡単な概略図であり、ここにおいて各装置は
図３に示されているゲートされた回路である。単一の信
号源が両方の回路 134Ａおよび 134Ｂに同じ入力信号を
供給することができるが、一般的な場合を示すために２
個の入力信号源 132Ａおよび 132Ｂが存在している。一
般に、２つの入力信号は同じ周波数のものである必要さ
えない。分割器 134Ａが除数２の分割装置であると仮定
すると、図３および４に示されているようにゲートされ
た入力は相対位相が０°および 180°の２つの可能な出
力信号位相状態を生成する。さらに分割器 134Ｂが除数
３の分割装置であると仮定すると、図３および４に示さ
れているようにゲートされた入力は０°、 120°および
240°の３つの可能な出力信号位相状態を生成する。２
個の分割器 134Ａおよび 134Ｂからの出力信号はミキサ
136で結合される。ミキサ 136の出力は入力信号の周波
数の和である生成成分を含み、分割器 134Ａおよび 134
Ｂの異なる可能な位相状態に対して図７のｂに示された
位相関係を生じさせる。したがって図７のａおよびｂ
は、位相シフタの状態の全体の数を増加するために１以
上の周波数分割器位相シフタが本発明にしたがって使用
できることを示す。
置 134Ａおよび 134Ｂの並列構造を使用する位相シフト
回路130 の簡単な概略図であり、ここにおいて各装置は
図３に示されているゲートされた回路である。単一の信
号源が両方の回路 134Ａおよび 134Ｂに同じ入力信号を
供給することができるが、一般的な場合を示すために２
個の入力信号源 132Ａおよび 132Ｂが存在している。一
般に、２つの入力信号は同じ周波数のものである必要さ
えない。分割器 134Ａが除数２の分割装置であると仮定
すると、図３および４に示されているようにゲートされ
た入力は相対位相が０°および 180°の２つの可能な出
力信号位相状態を生成する。さらに分割器 134Ｂが除数
３の分割装置であると仮定すると、図３および４に示さ
れているようにゲートされた入力は０°、 120°および
240°の３つの可能な出力信号位相状態を生成する。２
個の分割器 134Ａおよび 134Ｂからの出力信号はミキサ
136で結合される。ミキサ 136の出力は入力信号の周波
数の和である生成成分を含み、分割器 134Ａおよび 134
Ｂの異なる可能な位相状態に対して図７のｂに示された
位相関係を生じさせる。したがって図７のａおよびｂ
は、位相シフタの状態の全体の数を増加するために１以
上の周波数分割器位相シフタが本発明にしたがって使用
できることを示す。
【００２０】図８は、図１の基本的な装置の並列構造を
使用した周波数分割器回路の１実施形態を示す。このデ
ジタル位相シフタ150 では、基本的な位相シフト装置の
いくつかの出力が並列に結合されている。全ての装置の
分割比が対の互いに素数のルートから成るならば、位相
状態の合計数は、中国式剰余定理によって与えられるよ
うに、その分割比を乗算したものに等しい。例えば、＋
10および＋9 は対の互いに素数（互いに排他的な素数）
のルートから成る。＋10のルートは２および５であり
（２×５＝10）、＋９のルートは３および３である（３
×３＝９）。＋10からの素数２および５は、＋９からの
素数３と重複しない。したがって、互いに排他的な状態
が生じる。この状態が保持されない場合、位相状態の合
計数は分割比を乗算したものより小さい。
使用した周波数分割器回路の１実施形態を示す。このデ
ジタル位相シフタ150 では、基本的な位相シフト装置の
いくつかの出力が並列に結合されている。全ての装置の
分割比が対の互いに素数のルートから成るならば、位相
状態の合計数は、中国式剰余定理によって与えられるよ
うに、その分割比を乗算したものに等しい。例えば、＋
10および＋9 は対の互いに素数（互いに排他的な素数）
のルートから成る。＋10のルートは２および５であり
（２×５＝10）、＋９のルートは３および３である（３
×３＝９）。＋10からの素数２および５は、＋９からの
素数３と重複しない。したがって、互いに排他的な状態
が生じる。この状態が保持されない場合、位相状態の合
計数は分割比を乗算したものより小さい。
【００２１】図８の例示的な回路150 において、３個の
二重係数周波数分割器160 ，162 および164 が使用され
ている。各分割器を制御する位相制御回路は、タイミン
グおよび制御回路170 に配置される。分割器160 は通常
９の分割比で動作し、タイミングおよび制御回路170 か
らの制御信号によって選択的に８による分割モードにさ
れる。分割器162 は通常10の分割比で動作し、タイミン
グおよび制御回路170からの制御信号によって選択的に
１１による分割モードにされる。分割器164 は通常11の
分割比で動作し、回路170 からの制御信号によって選択
的に１０による分割モードにされる。
二重係数周波数分割器160 ，162 および164 が使用され
ている。各分割器を制御する位相制御回路は、タイミン
グおよび制御回路170 に配置される。分割器160 は通常
９の分割比で動作し、タイミングおよび制御回路170 か
らの制御信号によって選択的に８による分割モードにさ
れる。分割器162 は通常10の分割比で動作し、タイミン
グおよび制御回路170からの制御信号によって選択的に
１１による分割モードにされる。分割器164 は通常11の
分割比で動作し、回路170 からの制御信号によって選択
的に１０による分割モードにされる。
【００２２】120ＭＨｚの入力基準信号は、 9、10およ
び11倍の入力信号周波数の周波数倍数成分を生成するよ
うに周波数乗算器180 を通過される。乗算器出力は、10
80ＭＨｚ、1200ＭＨｚおよび1320ＭＨｚの所望の周波数
倍数成分をそれぞれ分離するように３つのバンドパスフ
ィルタ（ＢＰＦ）182 、184 および186 を通過させられ
る。ＢＰＦ出力は、 540ＭＨｚ、 600ＭＨｚおよび 660
ＭＨｚの周波数をそれぞれ有する信号を生じるように固
定した除数２による分割回路188 、190 および192 によ
ってそれぞれ周波数分割される。その後これらの信号
は、３つの分割器160 、162 および164 の出力周波数が
周波数分割器の通常の分割比による動作中60ＭＨｚに設
定されるように二重係数分割器160 、162 および164 を
通過される。
び11倍の入力信号周波数の周波数倍数成分を生成するよ
うに周波数乗算器180 を通過される。乗算器出力は、10
80ＭＨｚ、1200ＭＨｚおよび1320ＭＨｚの所望の周波数
倍数成分をそれぞれ分離するように３つのバンドパスフ
ィルタ（ＢＰＦ）182 、184 および186 を通過させられ
る。ＢＰＦ出力は、 540ＭＨｚ、 600ＭＨｚおよび 660
ＭＨｚの周波数をそれぞれ有する信号を生じるように固
定した除数２による分割回路188 、190 および192 によ
ってそれぞれ周波数分割される。その後これらの信号
は、３つの分割器160 、162 および164 の出力周波数が
周波数分割器の通常の分割比による動作中60ＭＨｚに設
定されるように二重係数分割器160 、162 および164 を
通過される。
【００２３】その後二重係数分割器（160 、162 および
164 ）の出力は、増幅器202 、204および206 をそれぞ
れ通って各ミキサ208 、210 および212 に送られる。第
１のミキサ208 において、除数１１による分割回路164
からの60ＭＨｚの出力信号は、固定した分割器190 の出
力を通ってパワー分割装置194 から得られた 600ＭＨｚ
の局部発振器（ＬＯ）信号と混合される。ＢＰＦ214 は
540ＭＨｚで差周波数を分離するために使用され、この
差周波数は増幅器216 による増幅後に第２のミキサ段21
0 に対するＬＯ信号になる。したがって、除数１０によ
る分割回路162からの60ＭＨｚの信号は、増幅器216 の
出力で得られたこの 540ＭＨｚのＬＯ信号と混合され
る。ＢＰＦ218 は、ミキサ210 の動作によって合計され
た 600ＭＨｚの周波数成分を濾波するために使用され
る。この合計された周波数成分は増幅段220 を通過され
る。最後に、ミキサ212 で混合処理がもう１度繰り返さ
れる。ここにおいて、二重係数分割器回路160 からの60
ＭＨｚの信号と増幅段220 の 600ＭＨｚの出力が混合さ
れ、混合動作の結果生じた差成分がＢＰＦ222 によって
選択されて 540ＭＨｚの出力信号が生じる。
164 ）の出力は、増幅器202 、204および206 をそれぞ
れ通って各ミキサ208 、210 および212 に送られる。第
１のミキサ208 において、除数１１による分割回路164
からの60ＭＨｚの出力信号は、固定した分割器190 の出
力を通ってパワー分割装置194 から得られた 600ＭＨｚ
の局部発振器（ＬＯ）信号と混合される。ＢＰＦ214 は
540ＭＨｚで差周波数を分離するために使用され、この
差周波数は増幅器216 による増幅後に第２のミキサ段21
0 に対するＬＯ信号になる。したがって、除数１０によ
る分割回路162からの60ＭＨｚの信号は、増幅器216 の
出力で得られたこの 540ＭＨｚのＬＯ信号と混合され
る。ＢＰＦ218 は、ミキサ210 の動作によって合計され
た 600ＭＨｚの周波数成分を濾波するために使用され
る。この合計された周波数成分は増幅段220 を通過され
る。最後に、ミキサ212 で混合処理がもう１度繰り返さ
れる。ここにおいて、二重係数分割器回路160 からの60
ＭＨｚの信号と増幅段220 の 600ＭＨｚの出力が混合さ
れ、混合動作の結果生じた差成分がＢＰＦ222 によって
選択されて 540ＭＨｚの出力信号が生じる。
【００２４】位相シフト回路150 の位相状態の合計数は
990（11×10× 9）であり、位相分解能は約0.3636°で
ある。１実施形態において、タイミングおよび制御回路
170は３つの対応した位相値にアクセスするための検索
表の値としてΔΦ位相制御信号を使用する検索表を含む
ことができる。例えば所望の値Ｂを得るために、分割器
160 は位相シフトＢ1 を行なうように位相制御信号に要
求してもよく、分割器162 は位相シフトＢ2 を行なうよ
うに位相制御信号に要求してもよく、また分割器164 は
位相シフトＢ3 を行なうように位相制御信号に要求して
もよい。３つの位相シフトＢ1 、Ｂ2 およびＢ3 の和は
Ｂに等しい。その後、位相制御論理回路170 は検索表か
らの適切な位相シフト命令を分割器160 、162 および16
4 に与え、位相変化は位相ストローブ命令を受取った時
に実行される。
990（11×10× 9）であり、位相分解能は約0.3636°で
ある。１実施形態において、タイミングおよび制御回路
170は３つの対応した位相値にアクセスするための検索
表の値としてΔΦ位相制御信号を使用する検索表を含む
ことができる。例えば所望の値Ｂを得るために、分割器
160 は位相シフトＢ1 を行なうように位相制御信号に要
求してもよく、分割器162 は位相シフトＢ2 を行なうよ
うに位相制御信号に要求してもよく、また分割器164 は
位相シフトＢ3 を行なうように位相制御信号に要求して
もよい。３つの位相シフトＢ1 、Ｂ2 およびＢ3 の和は
Ｂに等しい。その後、位相制御論理回路170 は検索表か
らの適切な位相シフト命令を分割器160 、162 および16
4 に与え、位相変化は位相ストローブ命令を受取った時
に実行される。
【００２５】各分割器回路160 、162 および164 並びに
位相制御回路170 は、図５の二重係数カウンタ102 、プ
ログラム可能なカウンタ112 およびエッジ検出器論理お
よびクロック同期回路114 を使用して構成されることが
できるが、その代わりに図３の位相シフト回路のような
任意の分割器ベースの位相シフタを使用することができ
る。
位相制御回路170 は、図５の二重係数カウンタ102 、プ
ログラム可能なカウンタ112 およびエッジ検出器論理お
よびクロック同期回路114 を使用して構成されることが
できるが、その代わりに図３の位相シフト回路のような
任意の分割器ベースの位相シフタを使用することができ
る。
【００２６】ミキサ208 、210 および212 によって生成
された任意のスプリアス信号は位相エラーの一因とな
る。そのためミキサの出力には適切な濾波が必要であ
り、濾波が使えない場合には、その相互変調積が制御さ
れなければならない。図７に示された構造において、位
相シフタにおける全ての信号は60ＭＨｚの倍数である。
したがって、搬送波から60ＭＨｚの内側にスプリアス信
号は存在しない。また、ワトキンス−ジョンソン社（33
3 Hillview Avenue,Palo Alto,CA 94304）から入手可能
なＷＪＭ２Ｅミキサのような高レベルのミキサは良好な
ミキサ相互変調積抑制を行なう。
された任意のスプリアス信号は位相エラーの一因とな
る。そのためミキサの出力には適切な濾波が必要であ
り、濾波が使えない場合には、その相互変調積が制御さ
れなければならない。図７に示された構造において、位
相シフタにおける全ての信号は60ＭＨｚの倍数である。
したがって、搬送波から60ＭＨｚの内側にスプリアス信
号は存在しない。また、ワトキンス−ジョンソン社（33
3 Hillview Avenue,Palo Alto,CA 94304）から入手可能
なＷＪＭ２Ｅミキサのような高レベルのミキサは良好な
ミキサ相互変調積抑制を行なう。
【００２７】最後に、周波数分割器／位相制御構成ブロ
ックを別のＲＦ処理素子と組合わせることによって、任
意の所望の位相シフタ構造のほとんどを構成することが
できる。
ックを別のＲＦ処理素子と組合わせることによって、任
意の所望の位相シフタ構造のほとんどを構成することが
できる。
【００２８】本発明による並列構造により、要求された
数の位相状態を獲得できることが証明される。最初に、
ｉ＝１，…ＮであるＭ（ｉ）をカウンタのモジュロサイ
ズとして定め、ｉ＝１，…Ｎであるｍ（ｉ）をモジュロ
サイズが互いに素である場合の位相設定であると定め
る。システムの出力ｓ（ｔ）は以下の式によって与えら
れる。
数の位相状態を獲得できることが証明される。最初に、
ｉ＝１，…ＮであるＭ（ｉ）をカウンタのモジュロサイ
ズとして定め、ｉ＝１，…Ｎであるｍ（ｉ）をモジュロ
サイズが互いに素である場合の位相設定であると定め
る。システムの出力ｓ（ｔ）は以下の式によって与えら
れる。
【００２９】
【数１】 ここでｔは時間変数であり、ωは基本周波数であり、φ
は先行する位相シフトを与える前の位相であり、ｉ＝
１，…Ｎとするｍ（ｉ）は位相シフタの設定であり、ｉ
＝１，…ＮとするＭ（ｉ）は位相シフタにおけるカウン
タのモジュロサイズである。
は先行する位相シフトを与える前の位相であり、ｉ＝
１，…Ｎとするｍ（ｉ）は位相シフタの設定であり、ｉ
＝１，…ＮとするＭ（ｉ）は位相シフタにおけるカウン
タのモジュロサイズである。
【００３０】この式の等価の式は、以下のように表わさ
れる。
れる。
【００３１】
【数２】 目的を達成するために、システムに対して１組の値｛ｍ
（ｉ）；０≦ｍ（ｉ）≦Ｍ（ｉ）−１｝は、インターバ
ル０乃至（Ｍ−１）における全てのｑに対し、
（ｉ）；０≦ｍ（ｉ）≦Ｍ（ｉ）−１｝は、インターバ
ル０乃至（Ｍ−１）における全てのｑに対し、
【数３】 が成立するように定められなければならない。
【００３２】数学理論においてよく知られた理論である
中国式剰余定理により、セット｛ｍ（ｉ）｝の決定に対
する解が得られ、ｑの各値に対して特有のセット｛ｍ
（ｉ）｝がｑを生成することが証明される。この理論に
より、ｑをその余りによって表わすことができることが
明らかである。ｑの余りは次の式によって得られる。
中国式剰余定理により、セット｛ｍ（ｉ）｝の決定に対
する解が得られ、ｑの各値に対して特有のセット｛ｍ
（ｉ）｝がｑを生成することが証明される。この理論に
より、ｑをその余りによって表わすことができることが
明らかである。ｑの余りは次の式によって得られる。
【００３３】ｒi ＝ｑmod M(i) したがって、ｍ（ｉ）は次の式によって得られる。
【００３４】ｍ（ｉ）＝（ｒ（ｉ）ａ（ｉ））mod M(i) ここで、ａi は以下の条件を満たす。
【００３５】
【数４】 ａ（ｉ）に対して以下の形態で式を書き替えると、Ｍ
（ｉ）およびＭ／Ｍ（ｉ）の最大公約数が１であるた
め、ユークリッドアルゴリズムの系はａ（ｉ）およびｓ
に対してその式を解くことができることを保証する。
（ｉ）およびＭ／Ｍ（ｉ）の最大公約数が１であるた
め、ユークリッドアルゴリズムの系はａ（ｉ）およびｓ
に対してその式を解くことができることを保証する。
【００３６】
【数５】 上述のように、所望の位相状態の任意のものを得るため
のこの構成により１組のしきい値｛ｍ（ｉ）｝を発見す
ることができる。その代わりに、位相シフタの設定はｉ
＝１，…Ｎとしてｎ（ｉ）の全ての可能な値の列挙によ
って決定されることができ、それらが設定する位相を決
定する。
のこの構成により１組のしきい値｛ｍ（ｉ）｝を発見す
ることができる。その代わりに、位相シフタの設定はｉ
＝１，…Ｎとしてｎ（ｉ）の全ての可能な値の列挙によ
って決定されることができ、それらが設定する位相を決
定する。
【００３７】本発明は、多数の可能な位相状態を有する
信号を生成する信号発生器として、或いは位相シフト装
置として使用されることができる。例えば図８の回路
は、多数の可能な位相状態を有する出力信号を生成する
信号発生器として使用されることができる。さらに図８
の回路または図１の回路でさえ位相シフト回路中で使用
することができる。図９は、入力信号の位相をシフトす
るための簡単な位相シフト回路200 を示す。説明上、入
力信号の周波数は 100ＭＨｚだけであると仮定する。こ
の入力信号は固定した周波数とミキサ202 で混合され、
信号発生器204 からの固定した位相の信号は10ＭＨｚの
信号周波数を有する。ミキサ出力は、ミキサ出力の和成
分を分離するために 110ＭＨｚを中心とするバンドパス
フィルタ（ＢＰＦ）206 を通過させられる。その後 110
ＭＨｚのこの和信号は、ミキサ208において装置210 か
らの10ＭＨｚの周波数を有する位相変調された信号と混
合される。位相変調された信号は、例えば図８の回路15
0 によって供給されることができる。ミキサ208 の出力
の差成分はＢＰＦ212 によって選択され、 100ＭＨｚの
出力信号に位相変調を与える。
信号を生成する信号発生器として、或いは位相シフト装
置として使用されることができる。例えば図８の回路
は、多数の可能な位相状態を有する出力信号を生成する
信号発生器として使用されることができる。さらに図８
の回路または図１の回路でさえ位相シフト回路中で使用
することができる。図９は、入力信号の位相をシフトす
るための簡単な位相シフト回路200 を示す。説明上、入
力信号の周波数は 100ＭＨｚだけであると仮定する。こ
の入力信号は固定した周波数とミキサ202 で混合され、
信号発生器204 からの固定した位相の信号は10ＭＨｚの
信号周波数を有する。ミキサ出力は、ミキサ出力の和成
分を分離するために 110ＭＨｚを中心とするバンドパス
フィルタ（ＢＰＦ）206 を通過させられる。その後 110
ＭＨｚのこの和信号は、ミキサ208において装置210 か
らの10ＭＨｚの周波数を有する位相変調された信号と混
合される。位相変調された信号は、例えば図８の回路15
0 によって供給されることができる。ミキサ208 の出力
の差成分はＢＰＦ212 によって選択され、 100ＭＨｚの
出力信号に位相変調を与える。
【００３８】上述の実施形態は、本発明の原理を表わす
可能性のある特定の実施形態の一例に過ぎないことが理
解される。当業者は、本発明の技術的範囲を逸脱するこ
となくこれらの原理にしたがってその他の構成を容易に
認識することができる。
可能性のある特定の実施形態の一例に過ぎないことが理
解される。当業者は、本発明の技術的範囲を逸脱するこ
となくこれらの原理にしたがってその他の構成を容易に
認識することができる。
【図１】本発明によるデジタル周波数分割器位相シフタ
の基本的な構成ブロック装置の概略的なブロック図。
の基本的な構成ブロック装置の概略的なブロック図。
【図２】図１の位相シフタの動作を表わし、位相シフタ
に対する入力信号、分割器出力、および分割器出力に対
して可能なＮ個の各位相状態をそれぞれ示した波形図。
に対する入力信号、分割器出力、および分割器出力に対
して可能なＮ個の各位相状態をそれぞれ示した波形図。
【図３】パルス飲み込みを行なうためにゲートを使用す
る位相シフタの概略図。
る位相シフタの概略図。
【図４】図３の位相シフタのパルス飲み込み能力を表わ
し、入力波形、ゲート波形、位相シフタにゲートされた
入力波形、および位相シフタのパルス飲み込みされた出
力をそれぞれ示した図。
し、入力波形、ゲート波形、位相シフタにゲートされた
入力波形、および位相シフタのパルス飲み込みされた出
力をそれぞれ示した図。
【図５】図１のデジタル位相シフタ装置の特定の回路装
置の概略図。
置の概略図。
【図６】図５の回路の動作を表わし、入力信号波形、回
路により位相シフトされていない出力波形、非同期位相
変化トリガー信号、ＰＥおよびＴＣ／Ｍ信号波形、位相
シフトを有する回路出力波形をそれぞれ示した波形図。
路により位相シフトされていない出力波形、非同期位相
変化トリガー信号、ＰＥおよびＴＣ／Ｍ信号波形、位相
シフトを有する回路出力波形をそれぞれ示した波形図。
【図７】可能な位相状態数を増加させる本発明による位
相シフト装置の並列構造の概略図、およびこの２個の位
相シフト装置の異なる状態から結果的に得られる可能な
位相状態図。
相シフト装置の並列構造の概略図、およびこの２個の位
相シフト装置の異なる状態から結果的に得られる可能な
位相状態図。
【図８】多数の分割器装置を並列構造で使用するデジタ
ル位相シフタの概略的な回路図。
ル位相シフタの概略的な回路図。
【図９】位相シフト回路として本発明の１実施形態を示
した簡単化された回路ブロック図。
した簡単化された回路ブロック図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハワード・エス・ヌスバウム アメリカ合衆国、カリフォルニア州 90049、ロサンゼルス、カシミア・テラス 516 (72)発明者 ウイリアム・ピー・ポジー アメリカ合衆国、カリフォルニア州 90274、パロス・バーデス・エステイツ、 バイア・パビオン 4061 (72)発明者 スティーブン・ディー・テイラー アメリカ合衆国、カリフォルニア州 91301、アグーラ、イースト・ベイベリ ー・ストリート 6333
Claims (2)
- 【請求項１】 出力信号の前の位相に関して出力信号の
位相を正確に設定する周期的なパルス列に応答するデジ
タル位相シフト回路において、 カウンタ係数が係数制御信号によってＮまたはＮ＋Ｍに
設定され、パルス列に応答し、回路出力信号を供給する
高速二重係数デジタルカウンタと、 前記係数制御信号を生成し、前記回路出力信号によって
クロックされ、所定の位相変化に対応した位相シフトカ
ウント値をロードし、前記カウント値によって決定され
た出力信号パルスの数Ｐをカウントする動作を開始する
ように位相シフト開始信号によってエネーブルされ、前
記パルスの数Ｐのカウントが終わったときにカウントが
停止されるプログラム可能なデジタルカウンタ回路とを
具備し、前記係数制御信号は、前記プログラム可能なカ
ウンタがカウントを停止したときに前記係数としてＮを
選択する第１の状態を有し、前記プログラム可能なカウ
ンタがエネーブルされた時に前記係数としてＮ＋Ｍを選
択する第２の状態を有し、それにおいて前記プログラム
可能なカウンタが位相シフトされることを特徴とするデ
ジタル位相シフト回路。 - 【請求項２】 正確な位相関係を有する複数の信号を生
成する信号発生器において、 周波数が前記入力波形周波数の予め定められた周波数分
割比を有し、位相が所定の組のディスクリートな位相変
化によって選択されるユニット出力信号を供給する、所
定の周波数を有する入力波形に応答する複数のデジタル
周波数分割器位相シフト回路装置と、 複数の回路装置のディスクリートな位相変化の組の組合
せである複数の可能な位相状態を有する出力信号を得る
ために前記複数のユニット出力信号を結合する手段とを
具備していることを特徴とする信号発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US576329 | 1995-12-21 | ||
| US08/576,329 US5703514A (en) | 1995-12-21 | 1995-12-21 | Digital frequency divider phase shifter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022798A true JPH1022798A (ja) | 1998-01-23 |
Family
ID=24303976
Family Applications (1)
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|---|---|---|---|
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