JP3091423B2 - 正確なデジタル位相シフタ - Google Patents
正確なデジタル位相シフタInfo
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Description
分野に関し、特に、任意に微細な位相制御を達成するた
めにデジタル回路を使用する位相シフタに関する。
は、現在技術によるシステムのものをはるかに超える雑
音およびスプリアス特性が要求される。ドップラー同調
のために使用される可変周波数発振器(VFO)の雑音
およびスプリアス特性は、特に、これらのアプリケーシ
ョンと適合するように劇的に改良されなければならな
い。そのような改良は実現可能であるかもしれないが、
同時に雑音、スプリアス信号の内容、およびスイッチン
グの速度を改良することは、設計上のリスクであると見
られる。周波数同調というよりもむしろ位相同調がドッ
プラー同調を達成するために使用できる。
相シフタに対する先行技術は、幅広く多様である。それ
には、バラクタ同調を使用するアナログ設計、切換回線
長、タップを有する遅延線、ベクトル変調器、n段のリ
アクタンスで終端された直角位相ハイブリッド、および
直接デジタルシンセサイザ(DDS)が含まれている。
DDSを除いてこれらの技術で達成される位相分解能お
よび正確度は、製造精度、整列の正確度、および寄生効
果によって制限される。DDSは開示された方法の位相
分解能を達成することができるが、特定の複雑な付加さ
れた回路がない場合、レーダのアプリケーションに要求
されるスプリアス信号特性を提供することはない。
レメントによって入力信号を位相シフトするデジタル位
相シフタを提供することである。
入力信号の周波数を選択可能な係数値NあるいはN+1
(Nは整数)で分割する二重係数周波数分割器を含んで
おり、この二重係数周波数分割器は、NあるいはN+1
で分割された入力信号の周波数と等しい周波数を有する
出力信号を供給する。周波数分割器回路は、分割係数K
で二重係数周波数分割器の出力信号を分割し、Kによっ
て分割された二重係数周波数分割器の出力の周波数と等
しい周波数を有する周波数分割器出力信号を供給する。
ケーションに依存して周波数分割器の出力信号を入力信
号の周波数あるいは別の周波数に上方変換する上方変換
手段を含んでいる。この上方変換手段は、入力信号の周
波数あるいは要求された別の周波数と等しい周波数を有
する上方変換器信号を供給する。位相シフト値を特定す
る位相制御指令に応答する手段は、二重係数周波数分割
器の係数値を選択する。係数選択手段は、二重係数周波
数分割器に対する主要な係数値として値NあるいはN+
1の1つを選択するように動作することができ、さら
に、入力信号の位相シフトを行うのに必要な周波数分割
器の分割のサイクルの数を求めるために周波数分割器が
設定される別の値を選択するように動作できる。サイク
ルの数は、位相制御指令に依存して決定され、そこにお
いて、上方変換器信号は、360/NK度のインクレメ
ントにより入力信号の位相に関して位相シフトされる。
発振器(LO)信号と混合して上方変換器信号を生成す
るミキサを具備している。バンドパス・フィルタは、不
所望なミキサの生成物をフィルタ処理して取除くために
上方変換器の出力信号をフィルタ処理する。
さらに、入力信号からLO信号を得るための手段を具備
しているLO信号発生回路を具備している。例示的な実
施形態において、入力信号からLO信号を得る手段は、
係数NKで分割された入力信号周波数と等しい周波数を
有するLO周波数分割器信号を供給するために係数NK
で入力信号の周波数を分割するLO回路周波数分割手段
と、LOミキサ出力信号を供給するためにLO周波数分
割器信号と入力信号を混合するLO混合手段とを具備し
ている。
あり、入力信号の位相シフトを行うのに必要な分割のサ
イクルの数に対して二重係数周波数分割器が設定される
係数値はN+1であり、そこにおいて、位相シフトは、
入力信号の位相の遅延である。別の実施形態において、
主要な係数値はN+1であり、位相シフトを行うのに必
要な分割のサイクルの数に対して二重係数周波数分割器
が設定される係数値はNであり、そこにおいて、位相シ
フトは、入力信号の位相の進相である。
相シフトするための多段デジタル位相シフタが提供さ
れ、それは、縦続配置のデジタル位相回路装置を具備し
ている。各装置は、入力ポートおよび出力ポートを具備
し、入力ポートにおいて受信された信号のデジタルの位
相シフトされたバージョンである出力信号を供給し、ま
た、360/NK度(NおよびKはそれぞれ整数の値で
ある)のインクレメントで信号の位相シフトを行い、そ
こにおいて、第1の装置の出力ポートは縦続配置におけ
る次の装置の入力ポートに接続されており、それによっ
て、第1の装置によって位相シフトされた信号が次の装
置に送られ、その装置によって位相シフトされる。
付図面において示されているように、その例示的な実施
形態の以下の詳細な説明からより一層明確にされる。
の周波数で基準信号の微細な位相制御を任意に達成する
ためのデジタル回路を使用するデジタル位相シフタであ
る。本発明の構成は、360度の範囲全体を通じてより
微細な位相制御分解能を漸次提供する同一の位相シフト
素子のカスケードを具備している。位相の正確度は、使
用される段の数によって設定される。例示的な実施形態
において、3段の設計によって0.0879度の正確度
が提供される。1GHzの入力信号に対する位相スイッ
チング時間は、例示的な実施形態においては50ナノ秒
以下である。本発明を実施しているデジタル位相シフタ
は、本質的に搬送周波数に近いスプリアス信号成分を有
しておらず、例示的な実施形態においては150dBc
/Hz以下の雑音特性を示す。
は、カスケード接続された同一の段の数によって位相分
解能が設定されることである。本明細書に説明されてい
る例示的な構成において、単一の段によって22.5度
の分解能が提供され、連続した段のそれぞれは、係数1
6で分解能を改良する。それ故に、分解能は、所定のア
プリケーションの要求に容易に適合される。
割器を主要な位相シフト素子として使用する。そのよう
な周波数分割器は、入力制御信号の状態に依存してNあ
るいはN+Qで入力周波数を分割する。Nは任意の整数
であってよいが、典型的に3乃至100以下の範囲にあ
る。Qは通常1あるいは2であるが、別の整数であって
もよく、整数でない値であってもよい。二重係数周波数
分割器は、本来は幅広い範囲にわたって単位のステップ
でプログラム可能な整数の周波数分割係数を提供するた
めに周波数合成のアプリケーションにおいて2つの付加
的なプログラム可能なカウンタと共に使用されるように
設計されている。
用されているように、二重係数周波数分割器および以下
に説明される関連した回路は、入力信号の周波数を変え
る必要はなく、その位相を任意に微細に調整する。この
位相の変化の基本的な機構は、図1のa乃至eにおいて
示されている。図1のaにおいて、入力信号がパルス列
として表されており、図1のbにおいて、N(この例に
おいては4)で連続的に分割された信号が示されてい
る。図1のcにおいて、分割の1つのサイクルに対して
は二重係数周波数分割器がN+1で分割するように設定
され、その後、Nで分割するように再設定される点以外
は類似している出力が示されている。図面において見ら
れるように、出力信号は、図1のbの信号の周期の1/
Nだけ遅延されている。関連した位相シフトは、360
/N度(N=4であるとき90度)である。Nで連続的
に分割することによって生成された信号と、N+1によ
る分割の1つのサイクルで生成された信号は、図1のd
およびeにそれぞれ示されているように元の入力周波数
に上方変換され、位相関係は維持される。
ているが、N+1による分割の2つのサイクルについて
示されている。関連した位相シフトは、この例において
は2・(360/N)、すなわち、180度であると考
えられている。一般的に、N+1による分割の付加的な
サイクルのそれぞれによって、付加的に360/N度増
分される。
に示されたN、N+1による分割に続く固定された周波
数分割の効果が示されている。すなわち、図3のaにお
いて図1のdの上方変換された波形が示されており、図
3のbにおいて、図1のeの位相シフトされた上方変換
された波形が示されている。図3のcにおいて、N(こ
の例においては4)で分割された図3のaの基準波形が
示されている。図3のdにおいて、N=4で分割された
図3のbの位相シフトされた波形が示されている。
りエッジ(あるいは、使用されるデジタル装置に依存し
て立下がりエッジであることもある)からタイム・オフ
されるデジタル回路によって達成される。結果的に、図
3のaの基準信号のパルスと図3のbの位相シフトされ
た信号との間の時間遅延は、図3のcの周波数分割され
た基準波形と図3のdの位相シフトされた周波数分割さ
れた信号との間の時間遅延と同じである。しかしなが
ら、周波数分割は、図3のbの位相シフトされた信号に
関して図3のdの位相シフトされ、周波数分割された信
号のパルス繰返し時間(それはパルス繰り返し周波数の
逆数と等しい)を増加させる。遅延に関する時間の増加
によって、結果的に分割係数Nによって図3のbに関し
て図3のdの信号の相対した位相シフトが減少する。従
って、図3のbの出力を4で分割することによって、位
相の変化は90/4=22.5度まで減少する。それに
続いた周波数の上方変換は周波数を入力周波数にまで回
復させるが、前述のような関連した位相の関係を変える
ことはない。
力周波数分割器との組合わせからの出力位相シフトは、 ΔΘ=−360・C/(N・K)度 (1)
の主分割係数であり、CはN+1分割のサイクルの数で
あり、Kは二重係数周波数分割器に従った全体的な周波
数分割係数である。
は、C=1としたときの(1)の大きさによって与えら
れる。対応して、位相分解能は、 ΔΘ(分解能)=360/(N・K)度 (2)
る最大の値Cmax に設定して式(1)の大きさによって
与えられ、以下のように表される。
の例示的な回路の構成が図4に示されている。分割器制
御装置160 は、R/Sフリップフロップ62、アンドゲー
ト54、およびnビットのデジタルカウンタ56を具備して
いる。nビットの位相制御信号Cは、カウンタ56の並列
負荷ポートに供給される。この位相制御信号は、二重係
数周波数分割器52がN+1で分割するサイクルの数を決
定する。位相シフトストローブは、位相の変化を開始す
るためにカウンタ56のプリセットエネーブルポートに供
給され、位相制御信号を初期値としてnビットのデジタ
ルカウンタに入力するように機能するパルス信号であ
る。位相シフトストローブはまた、R/Sフリップフロ
ップをリセットして÷N/÷(N+1)への論理0出力
を生成し、二重係数周波数分割器がN+1で分割するよ
うに設定する。それに続いて、÷N/÷(N+1)周波
数分割器52からの各出力パルスは、デジタルカウンタ56
のカウント値を1だけ減少する。デジタルカウンタがゼ
ロの値になったときに、カウンタ56からのnの補数であ
るQバー出力は全て論理1となる。n入力ANDゲート
54へのその入力によって、R/Sフリップフロップ62へ
の入力が論理1にスイッチングされるように設定され、
それによって、R/Sフリップフロップが論理1に出力
するように設定される。÷N/÷(N+1)周波数分割
器に入力された論理1によって、周波数分割係数がNの
分割に戻される。従って、÷N/÷(N+1)周波数分
割器は、位相制御信号によって指示されたサイクルの数
に対してN+1で入力信号周波数を分割し、その後、N
の分割に戻る。
して上述したように係数Kによって位相分解能を増加さ
せ、ミキサ60は、分割器58の出力を上方変換して元の入
力周波数に戻す。ミキサ60に対する局部発振器(LO)
信号は、LO回路70によって供給され、入力信号周波数
から得られる。LO回路70は、入力信号の周波数と係数
(KN−1)/KNとの積に等しいLO信号周波数を有
するLO出力信号を生成する。その後、上方変換された
信号は、バンドパス・フィルタ90を通過する。バンドパ
ス・フィルタ90は、ミキサからの所望された和周波数成
分を通過させ、差周波数およびその他のミキサの周波数
成分を除去するように機能する。増幅器92は、二重係数
周波数分割器52を駆動させるのに必要な信号パワーレベ
ルを設定する。
なブロック図が示されている。図5において示されてい
るように、上方変換ミキサ60へ出力を供給するLOは、
基本的な位相シフト素子に類似した回路構造を有する回
路70によって入力周波数から得ることができる。従っ
て、回路70は、N分割周波数分割器72と、k分割分割器
74と、ミキサ76と、バンドパス・フィルタ78と、増幅器
80とを含んでいる。ミキサLOは入力信号である。ハー
ドウェア機能素子の共通性を最大にするために、図5の
N分割分割器は、一定の係数Nで分割されるように設定
された二重係数N分割分割器あるいはN+1分割分割器
を設けられることができる。これによって、多段位相シ
フタの全ての段ならびにLO発生器に対するビルディン
グブロックとして図5の構造を使用することが容易にな
る。
キサに対する差周波数成分を通過させ、和周波数および
その他の不所望なミキサの周波数成分を除去するように
機能する。増幅器80は、N分割周波数分割器72を駆動さ
せるのに必要なレベルまで信号パワーを増加させる。
よび出力周波数を有しているという事実によって縦続接
続が容易になり、それによって、位相分解能を増加する
ことができる。これは、図6の概略的なブロック図によ
って示されており、それは本発明を実施する高分解能の
多段デジタル位相シフタ構造100 を示している。位相シ
フタ100 は、3つの段110A,110B,110Cを含んでいる。段
110Aは、入力増幅器92A と、8による分割あるいは9に
よる分割の機能を行う二重係数周波数分割器52A と、2
による分割の周波数分割器58A と、分割器制御装置112A
と、デジタルミキサ60A とを含んでいる。ミキサ60A の
出力は、バンドパス・フィルタ90A を通過し、段110Bの
入力に供給される。
増幅器92B と、二重係数周波数分割器52B と、周波数分
割器58B と、デジタルミキサ60B と、分割器制御装置11
2Bとを含んでいる。第2の段のミキサ60B の出力は、バ
ンドパス・フィルタ90B を通過して第3の段110Cに入
る。段110Cは、入力増幅器92C と、二重係数周波数分割
器52C と、周波数分割器58C と、ミキサ60C と、分割器
制御装置112Cとを含む対応する素子を含んでいる。第3
の段のミキサ60C の出力は、バンドパス・フィルタ90C
を通過する。
信号の周波数は、二重係数周波数分割器52A に従って合
計512(2×8×2×8×2)で周波数分割される。
これは分割器58A,58B,58C および8による分割モードで
動作している二重係数周波数分割器52B,52C の結果によ
る周波数分割である。式(1)から、位相シフトのこの
第1の段の分解能は以下のようになる。
2)=0.08789度
少なくなり、それによって以下の位相分解能が与えられ
る。第2の段110Bの位相分解能は、式(2)に従って以
下のように計算される。
625度
計算される。
度
Cmax =15として式(3)から以下のように与えられ
る。
0・15/(8・512)=1.31836度。
うに与えられる。
0・15/(8・32) =21.09375度
うに与えられる。
0・15/(8・2)=337・5度。
制御の範囲は、3段の範囲の合計によって以下のように
与えられ、 ΔΘ(範囲(全体))=1.31836+21.093
75+337.5=359.91211度 これは、360度以下の微細な位相分解能ステップ
(0.08789度)の1つである。360度の位相シ
フトは0度と同一であるので、例示的な多段位相シフタ
によって0.08789度のステップで360度の範囲
が完全にカバーされる。
信号は、増幅器78A と、周波数分割器72A と、周波数分
割器74A と、デジタルミキサ76A とを具備している回路
70Aによって供給される。回路70A の出力はバンドパス
・フィルタ80A を通過し、1000MHzの入力信号周
波数に937.5MHzに等しい周波数を有するLO信
号を供給する。
60B,60C,および76A としての排他的ORゲートの使用が
示されている。LO信号の入力が論理0であるとき、ミ
キサの出力、すなわち排他的ORゲートの出力は別のゲ
ート入力に等しく、LO入力が論理1であるとき、出力
は入力を反転したものである。これは基本的に二重平衡
ダイオードミキサと同じ機能である。排他的ORゲート
を使用することによって、先のデジタル機能との集積が
容易になる。
ョンに特定の集積回路(ASIC)あるいはフルカスタ
ム集積回路(IC)として構成された段110A,110B,110
C, および70A の機能を有して作られることが理想的で
ある。各段の間のバンドパス・フィルタ(BPF)80A,
90A,90B,90C はICの外部にある。分割器制御装置1,2,
3 の機能112A,112B,112Cに対する制御信号を入力位相指
令から得る位相制御論理装置120 は、ゲートアレイであ
ってもよい。
応答して機能し、それによって、位相シフタの各段110
A,110B,110Cに対してN+1(例示的な3段の構成にお
いてN+1=9)による分割サイクルの数が決定され、
指令された位相シフトを達成する。位相シフトトリガパ
ルス信号が発生した際に、位相制御論理装置120 からの
3つの多重ビットのデジタル出力は、分割器制御装置1
、分割器制御装置2 、分割器制御装置3 の回路112A,11
2B,112Cに入力される。分割器制御装置は、基本的に図
4の例示的な構成において示されているように、デジタ
ルカウンタと、論理ANDゲートと、R/Sフリップフ
ロップであり、それらは指令されたような位相の変化が
発生した際に、位相シフタの各段110A,110B,110Cに必要
なN+1による周波数分割のサイクルの数に対応する初
期のカウンタ値にプリセットされる。位相シフタの各段
に対して、位相シフトを指令する動作によってR/Sフ
リップフロップの出力が論理0にリセットされ、二重係
数周波数分割器52A,52B,および/または52C がN+1に
よる分割を行うように設定される。周波数分割器からの
各出力パルスは、1だけカウンタを減分する。カウンタ
の出力がゼロに到達すると、カウンタからの補数出力は
全て論理1になる。その後、ANDゲート出力は論理1
にスイッチし、R/Sフリップフロップの出力を論理1
に設定し、二重係数周波数分割器をNの周波数分割に戻
す。
構造に構成されているような開示された位相シフタは、
本質的に、N・Kで分割された正あるいは負の入力周波
数f(入力)に達する搬送周波数の周囲の領域内でスプ
リアス信号を有さない。その特徴は、f(入力)/(N
・K)が位相シフタにおける全ての周波数に対して最も
低い共通の周波数の係数であるという事実に起因する。
入力周波数が1000MHzであり、N=8であり、K
=2である例示的な位相シフタの場合、スプリアスのな
い領域は、出力信号搬送波から+−62.5MHzの範
囲に及ぶ。
波数と等しい出力周波数を提供するが、等しい入力周波
数および出力周波数を生成しないLO周波数を使用する
別の構成でも、開示された本発明の主要な目的および機
能から逸脱せずに使用できることは注意される。
正確なデジタルタイミングが要求されるアプリケーショ
ンに必要な微細なサブ・ナノ秒サンプルタイミング調整
を提供することができる。従来の方法の場合、通常の粗
制御に対するシステムクロックの増分においてタイミン
グを変え(典型的に約100MHzであり、その結果、
粗タイミングは増分において10ナノ秒である)、ナノ
秒単位で行う増分の微細な制御は、タップを有する遅延
ラインによって比較的不正確に行われる。本発明による
位相シフタは、例示的な実施形態において、100MH
zのクロックに対して増分において2ピコ秒程度の正確
にデジタル的に計時されたタイミングを提供することが
できる。
フトを行うために使用される分割係数としてN+1を使
用する代りに、N+1が主要な分割係数として使用さ
れ、Nが位相シフトを達成するための分割係数として使
用されてもよい。この場合、結果的に生じる位相シフト
は、位相の遅延というよりも位相の進相である。
する代りに、係数NおよびN+Pが使用されることがで
き、そこにおいて、NおよびPは任意の整数の値あるい
は整数でない値であり、NあるいはN+Pのいずれかが
本発明の開示の技術的範囲から逸脱せずに主要な周波数
分割係数として使用される。
す可能な特定の実施形態を示しているだけである。従っ
て、本発明の技術的範囲および意図から逸脱せずに当業
者によってこれらの原理に従って別の構成が容易に考え
られる。
る分割が2サイクルである点以外は図1の波形図に類似
している波形図。
定された周波数分割の効果を示す波形図。
の概略的ブロック図。
一構成を示すブロック図。
タ構造の例示的な構成を示す概略的ブロック図。
Claims (2)
- 【請求項1】 360/NK度のインクレメントによっ
て入力信号を位相シフトするデジタル位相シフタにおい
て、 整数である第1の係数値Nおよび整数である第2の係数
値N+Mから選択可能な係数値で入力信号の周波数を分
割し、NあるいはN+Mで分割された入力信号の周波数
と等しい周波数を有する二重係数周波数分割器出力信号
を供給する二重係数周波数分割器と、 分割係数Kで前記二重係数周波数分割器出力信号を分割
し、Kで分割された前記二重係数周波数分割器出力の周
波数と等しい周波数を有する周波数分割器出力信号を供
給する周波数分割器と、 係数NKで入力信号の周波数を分割して、係数NKで分
割された前記入力信号周波数と等しい周波数を有する局
部発振器(LO)周波数分割器信号を供給するLO回路
周波数分割手段と、前記LO周波数分割器信号と前記入
力信号とを混合して、LOミキサ出力信号を供給するL
Oミキサ手段と、前記LOミキサ出力信号をフィルタ処
理して前記LO信号を供給するバンドパスフィルタ処理
手段とを有する前記入力信号からLO信号を獲得する手
段を備えたLO信号発生回路と、 前記周波数分割器出力信号を前記LO信号と混合して前
記上方変換信号を生成するミキサを備え、前記周波数分
割器出力信号を上方変換して上方変換信号を供給する上
方変換手段と、 前記上方変換信号をフィルタ処理して不要なミキサの生
成物をフィルタ処理して取除くバンドパス・フィルタ
と、 位相シフト値を特定する位相制御指令に応答して前記二
重係数周波数分割器の前記係数値を選択し、前記二重係
数周波数分割器に対する主要係数値として前記値Nある
いは値N+Mの1つを選択するように動作し、前記入力
信号の前記位相シフトを行うために前記二重係数周波数
分割器の分割サイクル数に対してのみ前記二重係数周波
数分割器が設定される前記値NあるいはN+Mの他方を
選択するようにさらに動作し、前記数が前記位相制御指
令に依存して決定される手段とを具備し、 前記上方変換手段の信号は360/NK度のインクレメ
ントによって入力信号の位相に関して位相シフトされる
ことを特徴とするデジタル位相シフタ。 - 【請求項2】 それぞれ入力ポートおよび出力ポートを
備え、ユニット出力信号を供給し、前記ユニット出力信
号の第1の位相に対して前記ユニット出力信号の第2の
位相の位相シフトを行う、縦続して配置されたデジタル
位相シフト回路ユニットを具備し、第1のユニットの出
力ポートが前記縦続配置中の次のユニットの入力ポート
に接続され、第1のユニットにより位相シフトされた信
号が前記次のユニットに伝播されて前記次のユニットに
より位相シフトされる、出力信号を位相シフトする多段
デジタル位相シフタにおいて、 前記各位相シフタユニットは、 整数である第1の係数値Nおよび整数である第2の係数
値N+Mから選択可能な係数値で入力信号の周波数を分
割し、NあるいはN+Mで分割された入力信号の周波数
と等しい周波数を有する二重係数周波数分割器出力信号
を供給する二重係数周波数分割器と、 分割係数Kで前記二重係数周波数分割器出力信号を分割
し、Kで分割された前記二重係数周波数分割器出力の周
波数と等しい周波数を有する周波数分割器出力信号を供
給する周波数分割器と、 係数NKで入力信号の周波数を分割して、係数NKで分
割された前記入力信号周波数と等しい周波数を有する局
部発振器(LO)周波数分割器信号を供給するLO回路
周波数分割手段と、前記LO周波数分割器信号と前記入
力信号とを混合して、LOミキサ出力信号を供給するL
Oミキサ手段と、前記LOミキサ出力信号をフィルタ処
理して前記LO信号を供給するバンドパスフィルタ処理
手段とを有する前記入力信号からLO信号を獲得する手
段を備えたLO信号発生回路と、 前記周波数分割器出力信号を前記LO信号と混合して前
記上方変換信号を生成するミキサを備え、前記周波数分
割器出力信号を上方変換して上方変換信号を供給する上
方変換手段と、 前記上方変換信号をフィルタ処理して不要なミキサの生
成物をフィルタ処理して取除くバンドパス・フィルタ
と、 位相シフト値を特定する位相制御指令に応答して前記二
重係数周波数分割器の前記係数値を選択し、前記二重係
数周波数分割器に対する主要係数値として前記値Nある
いは値N+Mの1つを選択するように動作し、前記入力
信号の前記位相シフトを行うために前記二重係数周波数
分割器の分割サイクル数に対してのみ前記二重係数周波
数分割器が設定される前記値NあるいはN+Mの他方を
選択するようにさらに動作し、前記数が前記位相制御指
令に依存して決定される手段とを具備し、 前記上方変換手段の信号は360/NK度のインクレメ
ントによって入力信号の位相に関して位相シフトされる
ことを特徴とする多段デジタル位相シフタ。
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