JP3091423B2 - 正確なデジタル位相シフタ - Google Patents
正確なデジタル位相シフタInfo
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- JP3091423B2 JP3091423B2 JP08342173A JP34217396A JP3091423B2 JP 3091423 B2 JP3091423 B2 JP 3091423B2 JP 08342173 A JP08342173 A JP 08342173A JP 34217396 A JP34217396 A JP 34217396A JP 3091423 B2 JP3091423 B2 JP 3091423B2
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- signal
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- phase
- frequency divider
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
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- G01S7/28—Details of pulse systems
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Catching Or Destruction (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＦ位相シフタの
分野に関し、特に、任意に微細な位相制御を達成するた
めにデジタル回路を使用する位相シフタに関する。
分野に関し、特に、任意に微細な位相制御を達成するた
めにデジタル回路を使用する位相シフタに関する。
【０００２】
【従来の技術】開発中のある進んだレーダシステムに
は、現在技術によるシステムのものをはるかに超える雑
音およびスプリアス特性が要求される。ドップラー同調
のために使用される可変周波数発振器（ＶＦＯ）の雑音
およびスプリアス特性は、特に、これらのアプリケーシ
ョンと適合するように劇的に改良されなければならな
い。そのような改良は実現可能であるかもしれないが、
同時に雑音、スプリアス信号の内容、およびスイッチン
グの速度を改良することは、設計上のリスクであると見
られる。周波数同調というよりもむしろ位相同調がドッ
プラー同調を達成するために使用できる。
は、現在技術によるシステムのものをはるかに超える雑
音およびスプリアス特性が要求される。ドップラー同調
のために使用される可変周波数発振器（ＶＦＯ）の雑音
およびスプリアス特性は、特に、これらのアプリケーシ
ョンと適合するように劇的に改良されなければならな
い。そのような改良は実現可能であるかもしれないが、
同時に雑音、スプリアス信号の内容、およびスイッチン
グの速度を改良することは、設計上のリスクであると見
られる。周波数同調というよりもむしろ位相同調がドッ
プラー同調を達成するために使用できる。
【０００３】
【発明が解決しようとする課題】電気的に同調された位
相シフタに対する先行技術は、幅広く多様である。それ
には、バラクタ同調を使用するアナログ設計、切換回線
長、タップを有する遅延線、ベクトル変調器、ｎ段のリ
アクタンスで終端された直角位相ハイブリッド、および
直接デジタルシンセサイザ（ＤＤＳ）が含まれている。
ＤＤＳを除いてこれらの技術で達成される位相分解能お
よび正確度は、製造精度、整列の正確度、および寄生効
果によって制限される。ＤＤＳは開示された方法の位相
分解能を達成することができるが、特定の複雑な付加さ
れた回路がない場合、レーダのアプリケーションに要求
されるスプリアス信号特性を提供することはない。
相シフタに対する先行技術は、幅広く多様である。それ
には、バラクタ同調を使用するアナログ設計、切換回線
長、タップを有する遅延線、ベクトル変調器、ｎ段のリ
アクタンスで終端された直角位相ハイブリッド、および
直接デジタルシンセサイザ（ＤＤＳ）が含まれている。
ＤＤＳを除いてこれらの技術で達成される位相分解能お
よび正確度は、製造精度、整列の正確度、および寄生効
果によって制限される。ＤＤＳは開示された方法の位相
分解能を達成することができるが、特定の複雑な付加さ
れた回路がない場合、レーダのアプリケーションに要求
されるスプリアス信号特性を提供することはない。
【０００４】本発明の目的は、３６０／ＮＫ度のインク
レメントによって入力信号を位相シフトするデジタル位
相シフタを提供することである。
レメントによって入力信号を位相シフトするデジタル位
相シフタを提供することである。
【０００５】
【課題を解決するための手段】本発明の位相シフタは、
入力信号の周波数を選択可能な係数値ＮあるいはＮ＋１
（Ｎは整数）で分割する二重係数周波数分割器を含んで
おり、この二重係数周波数分割器は、ＮあるいはＮ＋１
で分割された入力信号の周波数と等しい周波数を有する
出力信号を供給する。周波数分割器回路は、分割係数Ｋ
で二重係数周波数分割器の出力信号を分割し、Ｋによっ
て分割された二重係数周波数分割器の出力の周波数と等
しい周波数を有する周波数分割器出力信号を供給する。
入力信号の周波数を選択可能な係数値ＮあるいはＮ＋１
（Ｎは整数）で分割する二重係数周波数分割器を含んで
おり、この二重係数周波数分割器は、ＮあるいはＮ＋１
で分割された入力信号の周波数と等しい周波数を有する
出力信号を供給する。周波数分割器回路は、分割係数Ｋ
で二重係数周波数分割器の出力信号を分割し、Ｋによっ
て分割された二重係数周波数分割器の出力の周波数と等
しい周波数を有する周波数分割器出力信号を供給する。
【０００６】位相シフタはさらに、必要とされるアプリ
ケーションに依存して周波数分割器の出力信号を入力信
号の周波数あるいは別の周波数に上方変換する上方変換
手段を含んでいる。この上方変換手段は、入力信号の周
波数あるいは要求された別の周波数と等しい周波数を有
する上方変換器信号を供給する。位相シフト値を特定す
る位相制御指令に応答する手段は、二重係数周波数分割
器の係数値を選択する。係数選択手段は、二重係数周波
数分割器に対する主要な係数値として値ＮあるいはＮ＋
１の１つを選択するように動作することができ、さら
に、入力信号の位相シフトを行うのに必要な周波数分割
器の分割のサイクルの数を求めるために周波数分割器が
設定される別の値を選択するように動作できる。サイク
ルの数は、位相制御指令に依存して決定され、そこにお
いて、上方変換器信号は、３６０／ＮＫ度のインクレメ
ントにより入力信号の位相に関して位相シフトされる。
ケーションに依存して周波数分割器の出力信号を入力信
号の周波数あるいは別の周波数に上方変換する上方変換
手段を含んでいる。この上方変換手段は、入力信号の周
波数あるいは要求された別の周波数と等しい周波数を有
する上方変換器信号を供給する。位相シフト値を特定す
る位相制御指令に応答する手段は、二重係数周波数分割
器の係数値を選択する。係数選択手段は、二重係数周波
数分割器に対する主要な係数値として値ＮあるいはＮ＋
１の１つを選択するように動作することができ、さら
に、入力信号の位相シフトを行うのに必要な周波数分割
器の分割のサイクルの数を求めるために周波数分割器が
設定される別の値を選択するように動作できる。サイク
ルの数は、位相制御指令に依存して決定され、そこにお
いて、上方変換器信号は、３６０／ＮＫ度のインクレメ
ントにより入力信号の位相に関して位相シフトされる。
【０００７】上方変換手段は、周波数分割器信号を局部
発振器（ＬＯ）信号と混合して上方変換器信号を生成す
るミキサを具備している。バンドパス・フィルタは、不
所望なミキサの生成物をフィルタ処理して取除くために
上方変換器の出力信号をフィルタ処理する。
発振器（ＬＯ）信号と混合して上方変換器信号を生成す
るミキサを具備している。バンドパス・フィルタは、不
所望なミキサの生成物をフィルタ処理して取除くために
上方変換器の出力信号をフィルタ処理する。
【０００８】本発明の別の見地によれば、位相シフタは
さらに、入力信号からＬＯ信号を得るための手段を具備
しているＬＯ信号発生回路を具備している。例示的な実
施形態において、入力信号からＬＯ信号を得る手段は、
係数ＮＫで分割された入力信号周波数と等しい周波数を
有するＬＯ周波数分割器信号を供給するために係数ＮＫ
で入力信号の周波数を分割するＬＯ回路周波数分割手段
と、ＬＯミキサ出力信号を供給するためにＬＯ周波数分
割器信号と入力信号を混合するＬＯ混合手段とを具備し
ている。
さらに、入力信号からＬＯ信号を得るための手段を具備
しているＬＯ信号発生回路を具備している。例示的な実
施形態において、入力信号からＬＯ信号を得る手段は、
係数ＮＫで分割された入力信号周波数と等しい周波数を
有するＬＯ周波数分割器信号を供給するために係数ＮＫ
で入力信号の周波数を分割するＬＯ回路周波数分割手段
と、ＬＯミキサ出力信号を供給するためにＬＯ周波数分
割器信号と入力信号を混合するＬＯ混合手段とを具備し
ている。
【０００９】一実施形態において、主要な係数値はＮで
あり、入力信号の位相シフトを行うのに必要な分割のサ
イクルの数に対して二重係数周波数分割器が設定される
係数値はＮ＋１であり、そこにおいて、位相シフトは、
入力信号の位相の遅延である。別の実施形態において、
主要な係数値はＮ＋１であり、位相シフトを行うのに必
要な分割のサイクルの数に対して二重係数周波数分割器
が設定される係数値はＮであり、そこにおいて、位相シ
フトは、入力信号の位相の進相である。
あり、入力信号の位相シフトを行うのに必要な分割のサ
イクルの数に対して二重係数周波数分割器が設定される
係数値はＮ＋１であり、そこにおいて、位相シフトは、
入力信号の位相の遅延である。別の実施形態において、
主要な係数値はＮ＋１であり、位相シフトを行うのに必
要な分割のサイクルの数に対して二重係数周波数分割器
が設定される係数値はＮであり、そこにおいて、位相シ
フトは、入力信号の位相の進相である。
【００１０】本発明の別の見地に従って、入力信号を位
相シフトするための多段デジタル位相シフタが提供さ
れ、それは、縦続配置のデジタル位相回路装置を具備し
ている。各装置は、入力ポートおよび出力ポートを具備
し、入力ポートにおいて受信された信号のデジタルの位
相シフトされたバージョンである出力信号を供給し、ま
た、３６０／ＮＫ度（ＮおよびＫはそれぞれ整数の値で
ある）のインクレメントで信号の位相シフトを行い、そ
こにおいて、第１の装置の出力ポートは縦続配置におけ
る次の装置の入力ポートに接続されており、それによっ
て、第１の装置によって位相シフトされた信号が次の装
置に送られ、その装置によって位相シフトされる。
相シフトするための多段デジタル位相シフタが提供さ
れ、それは、縦続配置のデジタル位相回路装置を具備し
ている。各装置は、入力ポートおよび出力ポートを具備
し、入力ポートにおいて受信された信号のデジタルの位
相シフトされたバージョンである出力信号を供給し、ま
た、３６０／ＮＫ度（ＮおよびＫはそれぞれ整数の値で
ある）のインクレメントで信号の位相シフトを行い、そ
こにおいて、第１の装置の出力ポートは縦続配置におけ
る次の装置の入力ポートに接続されており、それによっ
て、第１の装置によって位相シフトされた信号が次の装
置に送られ、その装置によって位相シフトされる。
【００１１】本発明のこれらおよびその他の特徴は、添
付図面において示されているように、その例示的な実施
形態の以下の詳細な説明からより一層明確にされる。
付図面において示されているように、その例示的な実施
形態の以下の詳細な説明からより一層明確にされる。
【００１２】
【発明の実施の形態】本発明は、ギガヘルツの領域まで
の周波数で基準信号の微細な位相制御を任意に達成する
ためのデジタル回路を使用するデジタル位相シフタであ
る。本発明の構成は、３６０度の範囲全体を通じてより
微細な位相制御分解能を漸次提供する同一の位相シフト
素子のカスケードを具備している。位相の正確度は、使
用される段の数によって設定される。例示的な実施形態
において、３段の設計によって０．０８７９度の正確度
が提供される。１ＧＨｚの入力信号に対する位相スイッ
チング時間は、例示的な実施形態においては５０ナノ秒
以下である。本発明を実施しているデジタル位相シフタ
は、本質的に搬送周波数に近いスプリアス信号成分を有
しておらず、例示的な実施形態においては１５０ｄＢｃ
／Ｈｚ以下の雑音特性を示す。
の周波数で基準信号の微細な位相制御を任意に達成する
ためのデジタル回路を使用するデジタル位相シフタであ
る。本発明の構成は、３６０度の範囲全体を通じてより
微細な位相制御分解能を漸次提供する同一の位相シフト
素子のカスケードを具備している。位相の正確度は、使
用される段の数によって設定される。例示的な実施形態
において、３段の設計によって０．０８７９度の正確度
が提供される。１ＧＨｚの入力信号に対する位相スイッ
チング時間は、例示的な実施形態においては５０ナノ秒
以下である。本発明を実施しているデジタル位相シフタ
は、本質的に搬送周波数に近いスプリアス信号成分を有
しておらず、例示的な実施形態においては１５０ｄＢｃ
／Ｈｚ以下の雑音特性を示す。
【００１３】本発明のデジタル位相シフタの著しい特徴
は、カスケード接続された同一の段の数によって位相分
解能が設定されることである。本明細書に説明されてい
る例示的な構成において、単一の段によって２２．５度
の分解能が提供され、連続した段のそれぞれは、係数１
６で分解能を改良する。それ故に、分解能は、所定のア
プリケーションの要求に容易に適合される。
は、カスケード接続された同一の段の数によって位相分
解能が設定されることである。本明細書に説明されてい
る例示的な構成において、単一の段によって２２．５度
の分解能が提供され、連続した段のそれぞれは、係数１
６で分解能を改良する。それ故に、分解能は、所定のア
プリケーションの要求に容易に適合される。
【００１４】デジタル位相シフタは、二重係数周波数分
割器を主要な位相シフト素子として使用する。そのよう
な周波数分割器は、入力制御信号の状態に依存してＮあ
るいはＮ＋Ｑで入力周波数を分割する。Ｎは任意の整数
であってよいが、典型的に３乃至１００以下の範囲にあ
る。Ｑは通常１あるいは２であるが、別の整数であって
もよく、整数でない値であってもよい。二重係数周波数
分割器は、本来は幅広い範囲にわたって単位のステップ
でプログラム可能な整数の周波数分割係数を提供するた
めに周波数合成のアプリケーションにおいて２つの付加
的なプログラム可能なカウンタと共に使用されるように
設計されている。
割器を主要な位相シフト素子として使用する。そのよう
な周波数分割器は、入力制御信号の状態に依存してＮあ
るいはＮ＋Ｑで入力周波数を分割する。Ｎは任意の整数
であってよいが、典型的に３乃至１００以下の範囲にあ
る。Ｑは通常１あるいは２であるが、別の整数であって
もよく、整数でない値であってもよい。二重係数周波数
分割器は、本来は幅広い範囲にわたって単位のステップ
でプログラム可能な整数の周波数分割係数を提供するた
めに周波数合成のアプリケーションにおいて２つの付加
的なプログラム可能なカウンタと共に使用されるように
設計されている。
【００１５】位相シフタのアプリケーションにおいて使
用されているように、二重係数周波数分割器および以下
に説明される関連した回路は、入力信号の周波数を変え
る必要はなく、その位相を任意に微細に調整する。この
位相の変化の基本的な機構は、図１のａ乃至ｅにおいて
示されている。図１のａにおいて、入力信号がパルス列
として表されており、図１のｂにおいて、Ｎ（この例に
おいては４）で連続的に分割された信号が示されてい
る。図１のｃにおいて、分割の１つのサイクルに対して
は二重係数周波数分割器がＮ＋１で分割するように設定
され、その後、Ｎで分割するように再設定される点以外
は類似している出力が示されている。図面において見ら
れるように、出力信号は、図１のｂの信号の周期の１／
Ｎだけ遅延されている。関連した位相シフトは、３６０
／Ｎ度（Ｎ＝４であるとき９０度）である。Ｎで連続的
に分割することによって生成された信号と、Ｎ＋１によ
る分割の１つのサイクルで生成された信号は、図１のｄ
およびｅにそれぞれ示されているように元の入力周波数
に上方変換され、位相関係は維持される。
用されているように、二重係数周波数分割器および以下
に説明される関連した回路は、入力信号の周波数を変え
る必要はなく、その位相を任意に微細に調整する。この
位相の変化の基本的な機構は、図１のａ乃至ｅにおいて
示されている。図１のａにおいて、入力信号がパルス列
として表されており、図１のｂにおいて、Ｎ（この例に
おいては４）で連続的に分割された信号が示されてい
る。図１のｃにおいて、分割の１つのサイクルに対して
は二重係数周波数分割器がＮ＋１で分割するように設定
され、その後、Ｎで分割するように再設定される点以外
は類似している出力が示されている。図面において見ら
れるように、出力信号は、図１のｂの信号の周期の１／
Ｎだけ遅延されている。関連した位相シフトは、３６０
／Ｎ度（Ｎ＝４であるとき９０度）である。Ｎで連続的
に分割することによって生成された信号と、Ｎ＋１によ
る分割の１つのサイクルで生成された信号は、図１のｄ
およびｅにそれぞれ示されているように元の入力周波数
に上方変換され、位相関係は維持される。
【００１６】図２のａ乃至ｅは図１のａ乃至ｅに類似し
ているが、Ｎ＋１による分割の２つのサイクルについて
示されている。関連した位相シフトは、この例において
は２・（３６０／Ｎ）、すなわち、１８０度であると考
えられている。一般的に、Ｎ＋１による分割の付加的な
サイクルのそれぞれによって、付加的に３６０／Ｎ度増
分される。
ているが、Ｎ＋１による分割の２つのサイクルについて
示されている。関連した位相シフトは、この例において
は２・（３６０／Ｎ）、すなわち、１８０度であると考
えられている。一般的に、Ｎ＋１による分割の付加的な
サイクルのそれぞれによって、付加的に３６０／Ｎ度増
分される。
【００１７】図３のａ乃至ｄにおいて、図１のａ乃至ｅ
に示されたＮ、Ｎ＋１による分割に続く固定された周波
数分割の効果が示されている。すなわち、図３のａにお
いて図１のｄの上方変換された波形が示されており、図
３のｂにおいて、図１のｅの位相シフトされた上方変換
された波形が示されている。図３のｃにおいて、Ｎ（こ
の例においては４）で分割された図３のａの基準波形が
示されている。図３のｄにおいて、Ｎ＝４で分割された
図３のｂの位相シフトされた波形が示されている。
に示されたＮ、Ｎ＋１による分割に続く固定された周波
数分割の効果が示されている。すなわち、図３のａにお
いて図１のｄの上方変換された波形が示されており、図
３のｂにおいて、図１のｅの位相シフトされた上方変換
された波形が示されている。図３のｃにおいて、Ｎ（こ
の例においては４）で分割された図３のａの基準波形が
示されている。図３のｄにおいて、Ｎ＝４で分割された
図３のｂの位相シフトされた波形が示されている。
【００１８】周波数分割は、デジタル入力信号の立上が
りエッジ（あるいは、使用されるデジタル装置に依存し
て立下がりエッジであることもある）からタイム・オフ
されるデジタル回路によって達成される。結果的に、図
３のａの基準信号のパルスと図３のｂの位相シフトされ
た信号との間の時間遅延は、図３のｃの周波数分割され
た基準波形と図３のｄの位相シフトされた周波数分割さ
れた信号との間の時間遅延と同じである。しかしなが
ら、周波数分割は、図３のｂの位相シフトされた信号に
関して図３のｄの位相シフトされ、周波数分割された信
号のパルス繰返し時間（それはパルス繰り返し周波数の
逆数と等しい）を増加させる。遅延に関する時間の増加
によって、結果的に分割係数Ｎによって図３のｂに関し
て図３のｄの信号の相対した位相シフトが減少する。従
って、図３のｂの出力を４で分割することによって、位
相の変化は９０／４＝２２．５度まで減少する。それに
続いた周波数の上方変換は周波数を入力周波数にまで回
復させるが、前述のような関連した位相の関係を変える
ことはない。
りエッジ（あるいは、使用されるデジタル装置に依存し
て立下がりエッジであることもある）からタイム・オフ
されるデジタル回路によって達成される。結果的に、図
３のａの基準信号のパルスと図３のｂの位相シフトされ
た信号との間の時間遅延は、図３のｃの周波数分割され
た基準波形と図３のｄの位相シフトされた周波数分割さ
れた信号との間の時間遅延と同じである。しかしなが
ら、周波数分割は、図３のｂの位相シフトされた信号に
関して図３のｄの位相シフトされ、周波数分割された信
号のパルス繰返し時間（それはパルス繰り返し周波数の
逆数と等しい）を増加させる。遅延に関する時間の増加
によって、結果的に分割係数Ｎによって図３のｂに関し
て図３のｄの信号の相対した位相シフトが減少する。従
って、図３のｂの出力を４で分割することによって、位
相の変化は９０／４＝２２．５度まで減少する。それに
続いた周波数の上方変換は周波数を入力周波数にまで回
復させるが、前述のような関連した位相の関係を変える
ことはない。
【００１９】一般的に、二重係数周波数分割器と固定出
力周波数分割器との組合わせからの出力位相シフトは、 ΔΘ＝−３６０・Ｃ／（Ｎ・Ｋ）度 （１）
力周波数分割器との組合わせからの出力位相シフトは、 ΔΘ＝−３６０・Ｃ／（Ｎ・Ｋ）度 （１）
【００２０】ここにおいて、Ｎは二重係数周波数分割器
の主分割係数であり、ＣはＮ＋１分割のサイクルの数で
あり、Ｋは二重係数周波数分割器に従った全体的な周波
数分割係数である。
の主分割係数であり、ＣはＮ＋１分割のサイクルの数で
あり、Ｋは二重係数周波数分割器に従った全体的な周波
数分割係数である。
【００２１】最小の位相の変化、すなわち、位相分解能
は、Ｃ＝１としたときの（１）の大きさによって与えら
れる。対応して、位相分解能は、 ΔΘ（分解能）＝３６０／（Ｎ・Ｋ）度 （２）
は、Ｃ＝１としたときの（１）の大きさによって与えら
れる。対応して、位相分解能は、 ΔΘ（分解能）＝３６０／（Ｎ・Ｋ）度 （２）
【００２２】位相制御の全体的な範囲は、Ｃを使用され
る最大の値Ｃmax に設定して式（１）の大きさによって
与えられ、以下のように表される。
る最大の値Ｃmax に設定して式（１）の大きさによって
与えられ、以下のように表される。
【００２３】 ΔΘ（範囲）＝３６０・Ｃmax ／（Ｎ・Ｋ）度 （３）
【００２４】二重係数周波数分割器ベースの位相シフタ
の例示的な回路の構成が図４に示されている。分割器制
御装置160 は、Ｒ／Ｓフリップフロップ62、アンドゲー
ト54、およびｎビットのデジタルカウンタ56を具備して
いる。ｎビットの位相制御信号Ｃは、カウンタ56の並列
負荷ポートに供給される。この位相制御信号は、二重係
数周波数分割器52がＮ＋１で分割するサイクルの数を決
定する。位相シフトストローブは、位相の変化を開始す
るためにカウンタ56のプリセットエネーブルポートに供
給され、位相制御信号を初期値としてｎビットのデジタ
ルカウンタに入力するように機能するパルス信号であ
る。位相シフトストローブはまた、Ｒ／Ｓフリップフロ
ップをリセットして÷Ｎ／÷（Ｎ＋１）への論理０出力
を生成し、二重係数周波数分割器がＮ＋１で分割するよ
うに設定する。それに続いて、÷Ｎ／÷（Ｎ＋１）周波
数分割器52からの各出力パルスは、デジタルカウンタ56
のカウント値を１だけ減少する。デジタルカウンタがゼ
ロの値になったときに、カウンタ56からのｎの補数であ
るＱバー出力は全て論理１となる。ｎ入力ＡＮＤゲート
54へのその入力によって、Ｒ／Ｓフリップフロップ62へ
の入力が論理１にスイッチングされるように設定され、
それによって、Ｒ／Ｓフリップフロップが論理１に出力
するように設定される。÷Ｎ／÷（Ｎ＋１）周波数分割
器に入力された論理１によって、周波数分割係数がＮの
分割に戻される。従って、÷Ｎ／÷（Ｎ＋１）周波数分
割器は、位相制御信号によって指示されたサイクルの数
に対してＮ＋１で入力信号周波数を分割し、その後、Ｎ
の分割に戻る。
の例示的な回路の構成が図４に示されている。分割器制
御装置160 は、Ｒ／Ｓフリップフロップ62、アンドゲー
ト54、およびｎビットのデジタルカウンタ56を具備して
いる。ｎビットの位相制御信号Ｃは、カウンタ56の並列
負荷ポートに供給される。この位相制御信号は、二重係
数周波数分割器52がＮ＋１で分割するサイクルの数を決
定する。位相シフトストローブは、位相の変化を開始す
るためにカウンタ56のプリセットエネーブルポートに供
給され、位相制御信号を初期値としてｎビットのデジタ
ルカウンタに入力するように機能するパルス信号であ
る。位相シフトストローブはまた、Ｒ／Ｓフリップフロ
ップをリセットして÷Ｎ／÷（Ｎ＋１）への論理０出力
を生成し、二重係数周波数分割器がＮ＋１で分割するよ
うに設定する。それに続いて、÷Ｎ／÷（Ｎ＋１）周波
数分割器52からの各出力パルスは、デジタルカウンタ56
のカウント値を１だけ減少する。デジタルカウンタがゼ
ロの値になったときに、カウンタ56からのｎの補数であ
るＱバー出力は全て論理１となる。ｎ入力ＡＮＤゲート
54へのその入力によって、Ｒ／Ｓフリップフロップ62へ
の入力が論理１にスイッチングされるように設定され、
それによって、Ｒ／Ｓフリップフロップが論理１に出力
するように設定される。÷Ｎ／÷（Ｎ＋１）周波数分割
器に入力された論理１によって、周波数分割係数がＮの
分割に戻される。従って、÷Ｎ／÷（Ｎ＋１）周波数分
割器は、位相制御信号によって指示されたサイクルの数
に対してＮ＋１で入力信号周波数を分割し、その後、Ｎ
の分割に戻る。
【００２５】ｋ分割分割器58は、図３のａ乃至ｄに関連
して上述したように係数Ｋによって位相分解能を増加さ
せ、ミキサ60は、分割器58の出力を上方変換して元の入
力周波数に戻す。ミキサ60に対する局部発振器（ＬＯ）
信号は、ＬＯ回路70によって供給され、入力信号周波数
から得られる。ＬＯ回路70は、入力信号の周波数と係数
（ＫＮ−１）／ＫＮとの積に等しいＬＯ信号周波数を有
するＬＯ出力信号を生成する。その後、上方変換された
信号は、バンドパス・フィルタ90を通過する。バンドパ
ス・フィルタ90は、ミキサからの所望された和周波数成
分を通過させ、差周波数およびその他のミキサの周波数
成分を除去するように機能する。増幅器92は、二重係数
周波数分割器52を駆動させるのに必要な信号パワーレベ
ルを設定する。
して上述したように係数Ｋによって位相分解能を増加さ
せ、ミキサ60は、分割器58の出力を上方変換して元の入
力周波数に戻す。ミキサ60に対する局部発振器（ＬＯ）
信号は、ＬＯ回路70によって供給され、入力信号周波数
から得られる。ＬＯ回路70は、入力信号の周波数と係数
（ＫＮ−１）／ＫＮとの積に等しいＬＯ信号周波数を有
するＬＯ出力信号を生成する。その後、上方変換された
信号は、バンドパス・フィルタ90を通過する。バンドパ
ス・フィルタ90は、ミキサからの所望された和周波数成
分を通過させ、差周波数およびその他のミキサの周波数
成分を除去するように機能する。増幅器92は、二重係数
周波数分割器52を駆動させるのに必要な信号パワーレベ
ルを設定する。
【００２６】図５において、図４のＬＯ回路70の概略的
なブロック図が示されている。図５において示されてい
るように、上方変換ミキサ60へ出力を供給するＬＯは、
基本的な位相シフト素子に類似した回路構造を有する回
路70によって入力周波数から得ることができる。従っ
て、回路70は、Ｎ分割周波数分割器72と、ｋ分割分割器
74と、ミキサ76と、バンドパス・フィルタ78と、増幅器
80とを含んでいる。ミキサＬＯは入力信号である。ハー
ドウェア機能素子の共通性を最大にするために、図５の
Ｎ分割分割器は、一定の係数Ｎで分割されるように設定
された二重係数Ｎ分割分割器あるいはＮ＋１分割分割器
を設けられることができる。これによって、多段位相シ
フタの全ての段ならびにＬＯ発生器に対するビルディン
グブロックとして図５の構造を使用することが容易にな
る。
なブロック図が示されている。図５において示されてい
るように、上方変換ミキサ60へ出力を供給するＬＯは、
基本的な位相シフト素子に類似した回路構造を有する回
路70によって入力周波数から得ることができる。従っ
て、回路70は、Ｎ分割周波数分割器72と、ｋ分割分割器
74と、ミキサ76と、バンドパス・フィルタ78と、増幅器
80とを含んでいる。ミキサＬＯは入力信号である。ハー
ドウェア機能素子の共通性を最大にするために、図５の
Ｎ分割分割器は、一定の係数Ｎで分割されるように設定
された二重係数Ｎ分割分割器あるいはＮ＋１分割分割器
を設けられることができる。これによって、多段位相シ
フタの全ての段ならびにＬＯ発生器に対するビルディン
グブロックとして図５の構造を使用することが容易にな
る。
【００２７】この場合のバンドパス・フィルタ78は、ミ
キサに対する差周波数成分を通過させ、和周波数および
その他の不所望なミキサの周波数成分を除去するように
機能する。増幅器80は、Ｎ分割周波数分割器72を駆動さ
せるのに必要なレベルまで信号パワーを増加させる。
キサに対する差周波数成分を通過させ、和周波数および
その他の不所望なミキサの周波数成分を除去するように
機能する。増幅器80は、Ｎ分割周波数分割器72を駆動さ
せるのに必要なレベルまで信号パワーを増加させる。
【００２８】図４の位相シフト装置が同じ入力周波数お
よび出力周波数を有しているという事実によって縦続接
続が容易になり、それによって、位相分解能を増加する
ことができる。これは、図６の概略的なブロック図によ
って示されており、それは本発明を実施する高分解能の
多段デジタル位相シフタ構造100 を示している。位相シ
フタ100 は、３つの段110A,110B,110Cを含んでいる。段
110Aは、入力増幅器92A と、８による分割あるいは９に
よる分割の機能を行う二重係数周波数分割器52A と、２
による分割の周波数分割器58A と、分割器制御装置112A
と、デジタルミキサ60A とを含んでいる。ミキサ60A の
出力は、バンドパス・フィルタ90A を通過し、段110Bの
入力に供給される。
よび出力周波数を有しているという事実によって縦続接
続が容易になり、それによって、位相分解能を増加する
ことができる。これは、図６の概略的なブロック図によ
って示されており、それは本発明を実施する高分解能の
多段デジタル位相シフタ構造100 を示している。位相シ
フタ100 は、３つの段110A,110B,110Cを含んでいる。段
110Aは、入力増幅器92A と、８による分割あるいは９に
よる分割の機能を行う二重係数周波数分割器52A と、２
による分割の周波数分割器58A と、分割器制御装置112A
と、デジタルミキサ60A とを含んでいる。ミキサ60A の
出力は、バンドパス・フィルタ90A を通過し、段110Bの
入力に供給される。
【００２９】段110Bは、類似した素子、すなわち、入力
増幅器92B と、二重係数周波数分割器52B と、周波数分
割器58B と、デジタルミキサ60B と、分割器制御装置11
2Bとを含んでいる。第２の段のミキサ60B の出力は、バ
ンドパス・フィルタ90B を通過して第３の段110Cに入
る。段110Cは、入力増幅器92C と、二重係数周波数分割
器52C と、周波数分割器58C と、ミキサ60C と、分割器
制御装置112Cとを含む対応する素子を含んでいる。第３
の段のミキサ60C の出力は、バンドパス・フィルタ90C
を通過する。
増幅器92B と、二重係数周波数分割器52B と、周波数分
割器58B と、デジタルミキサ60B と、分割器制御装置11
2Bとを含んでいる。第２の段のミキサ60B の出力は、バ
ンドパス・フィルタ90B を通過して第３の段110Cに入
る。段110Cは、入力増幅器92C と、二重係数周波数分割
器52C と、周波数分割器58C と、ミキサ60C と、分割器
制御装置112Cとを含む対応する素子を含んでいる。第３
の段のミキサ60C の出力は、バンドパス・フィルタ90C
を通過する。
【００３０】二重係数周波数分割器52A から出力された
信号の周波数は、二重係数周波数分割器52A に従って合
計５１２（２×８×２×８×２）で周波数分割される。
これは分割器58A,58B,58C および８による分割モードで
動作している二重係数周波数分割器52B,52C の結果によ
る周波数分割である。式（１）から、位相シフトのこの
第１の段の分解能は以下のようになる。
信号の周波数は、二重係数周波数分割器52A に従って合
計５１２（２×８×２×８×２）で周波数分割される。
これは分割器58A,58B,58C および８による分割モードで
動作している二重係数周波数分割器52B,52C の結果によ
る周波数分割である。式（１）から、位相シフトのこの
第１の段の分解能は以下のようになる。
【００３１】ΔΘ（分解能(1) ）＝３６０／（８・５１
２）＝０．０８７８９度
２）＝０．０８７８９度
【００３２】後続した段110Bおよび110Cは次第に分割が
少なくなり、それによって以下の位相分解能が与えられ
る。第２の段110Bの位相分解能は、式（２）に従って以
下のように計算される。
少なくなり、それによって以下の位相分解能が与えられ
る。第２の段110Bの位相分解能は、式（２）に従って以
下のように計算される。
【００３３】Ｎ＝８ Ｋ＝２×８×２＝３２ ΔΘ（分解能(2c)）＝３６０／（８×３２）＝１．４０
６２５度
６２５度
【００３４】第３の段110Cの位相分解能は以下のように
計算される。
計算される。
【００３５】Ｎ＝８ Ｋ＝２ ΔΘ（分解能(3) ）＝３６０／（８×３２）＝２２．５
度
度
【００３６】３つの段のそれぞれの位相制御の範囲は、
Ｃmax ＝１５として式（３）から以下のように与えられ
る。
Ｃmax ＝１５として式（３）から以下のように与えられ
る。
【００３７】Ｎ＝８ Ｋ＝２・８・２・８・２＝５１２ ΔΘ（範囲(1) ）＝３６０・Ｃmax ／（Ｎ・Ｋ）＝３６
０・１５／（８・５１２）＝１．３１８３６度。
０・１５／（８・５１２）＝１．３１８３６度。
【００３８】第２の段110Bの位相制御の範囲は以下のよ
うに与えられる。
うに与えられる。
【００３９】Ｎ＝８ Ｋ＝２・８・２＝３２ ΔΘ（範囲(2) ）＝３６０・Ｃmax ／（Ｎ・Ｋ）＝３６
０・１５／（８・３２） ＝２１．０９３７５度
０・１５／（８・３２） ＝２１．０９３７５度
【００４０】第３の段110Cの位相制御の範囲は以下のよ
うに与えられる。
うに与えられる。
【００４１】Ｎ＝８ Ｋ＝２ ΔΘ（範囲(3) ）＝３６０・Ｃmax ／（Ｎ・Ｋ）＝３６
０・１５／（８・２）＝３３７・５度。
０・１５／（８・２）＝３３７・５度。
【００４２】例示的な３段の位相シフタの全体的な位相
制御の範囲は、３段の範囲の合計によって以下のように
与えられ、 ΔΘ（範囲（全体））＝１．３１８３６＋２１．０９３
７５＋３３７．５＝３５９．９１２１１度 これは、３６０度以下の微細な位相分解能ステップ
（０．０８７８９度）の１つである。３６０度の位相シ
フトは０度と同一であるので、例示的な多段位相シフタ
によって０．０８７８９度のステップで３６０度の範囲
が完全にカバーされる。
制御の範囲は、３段の範囲の合計によって以下のように
与えられ、 ΔΘ（範囲（全体））＝１．３１８３６＋２１．０９３
７５＋３３７．５＝３５９．９１２１１度 これは、３６０度以下の微細な位相分解能ステップ
（０．０８７８９度）の１つである。３６０度の位相シ
フトは０度と同一であるので、例示的な多段位相シフタ
によって０．０８７８９度のステップで３６０度の範囲
が完全にカバーされる。
【００４３】デジタルミキサ60A,60B,60C に対するＬＯ
信号は、増幅器78A と、周波数分割器72A と、周波数分
割器74A と、デジタルミキサ76A とを具備している回路
70Aによって供給される。回路70A の出力はバンドパス
・フィルタ80A を通過し、１０００ＭＨｚの入力信号周
波数に９３７．５ＭＨｚに等しい周波数を有するＬＯ信
号を供給する。
信号は、増幅器78A と、周波数分割器72A と、周波数分
割器74A と、デジタルミキサ76A とを具備している回路
70Aによって供給される。回路70A の出力はバンドパス
・フィルタ80A を通過し、１０００ＭＨｚの入力信号周
波数に９３７．５ＭＨｚに等しい周波数を有するＬＯ信
号を供給する。
【００４４】また、図６において、デジタルミキサ60A,
60B,60C,および76A としての排他的ＯＲゲートの使用が
示されている。ＬＯ信号の入力が論理０であるとき、ミ
キサの出力、すなわち排他的ＯＲゲートの出力は別のゲ
ート入力に等しく、ＬＯ入力が論理１であるとき、出力
は入力を反転したものである。これは基本的に二重平衡
ダイオードミキサと同じ機能である。排他的ＯＲゲート
を使用することによって、先のデジタル機能との集積が
容易になる。
60B,60C,および76A としての排他的ＯＲゲートの使用が
示されている。ＬＯ信号の入力が論理０であるとき、ミ
キサの出力、すなわち排他的ＯＲゲートの出力は別のゲ
ート入力に等しく、ＬＯ入力が論理１であるとき、出力
は入力を反転したものである。これは基本的に二重平衡
ダイオードミキサと同じ機能である。排他的ＯＲゲート
を使用することによって、先のデジタル機能との集積が
容易になる。
【００４５】デジタル位相シフタ100 は、アプリケーシ
ョンに特定の集積回路（ＡＳＩＣ）あるいはフルカスタ
ム集積回路（ＩＣ）として構成された段110A,110B,110
C, および70A の機能を有して作られることが理想的で
ある。各段の間のバンドパス・フィルタ（ＢＰＦ）80A,
90A,90B,90C はＩＣの外部にある。分割器制御装置1,2,
3 の機能112A,112B,112Cに対する制御信号を入力位相指
令から得る位相制御論理装置120 は、ゲートアレイであ
ってもよい。
ョンに特定の集積回路（ＡＳＩＣ）あるいはフルカスタ
ム集積回路（ＩＣ）として構成された段110A,110B,110
C, および70A の機能を有して作られることが理想的で
ある。各段の間のバンドパス・フィルタ（ＢＰＦ）80A,
90A,90B,90C はＩＣの外部にある。分割器制御装置1,2,
3 の機能112A,112B,112Cに対する制御信号を入力位相指
令から得る位相制御論理装置120 は、ゲートアレイであ
ってもよい。
【００４６】位相制御論理装置120 は、入力位相指令に
応答して機能し、それによって、位相シフタの各段110
A,110B,110Cに対してＮ＋１（例示的な３段の構成にお
いてＮ＋１＝９）による分割サイクルの数が決定され、
指令された位相シフトを達成する。位相シフトトリガパ
ルス信号が発生した際に、位相制御論理装置120 からの
３つの多重ビットのデジタル出力は、分割器制御装置1
、分割器制御装置2 、分割器制御装置3 の回路112A,11
2B,112Cに入力される。分割器制御装置は、基本的に図
４の例示的な構成において示されているように、デジタ
ルカウンタと、論理ＡＮＤゲートと、Ｒ／Ｓフリップフ
ロップであり、それらは指令されたような位相の変化が
発生した際に、位相シフタの各段110A,110B,110Cに必要
なＮ＋１による周波数分割のサイクルの数に対応する初
期のカウンタ値にプリセットされる。位相シフタの各段
に対して、位相シフトを指令する動作によってＲ／Ｓフ
リップフロップの出力が論理０にリセットされ、二重係
数周波数分割器52A,52B,および／または52C がＮ＋１に
よる分割を行うように設定される。周波数分割器からの
各出力パルスは、１だけカウンタを減分する。カウンタ
の出力がゼロに到達すると、カウンタからの補数出力は
全て論理１になる。その後、ＡＮＤゲート出力は論理１
にスイッチし、Ｒ／Ｓフリップフロップの出力を論理１
に設定し、二重係数周波数分割器をＮの周波数分割に戻
す。
応答して機能し、それによって、位相シフタの各段110
A,110B,110Cに対してＮ＋１（例示的な３段の構成にお
いてＮ＋１＝９）による分割サイクルの数が決定され、
指令された位相シフトを達成する。位相シフトトリガパ
ルス信号が発生した際に、位相制御論理装置120 からの
３つの多重ビットのデジタル出力は、分割器制御装置1
、分割器制御装置2 、分割器制御装置3 の回路112A,11
2B,112Cに入力される。分割器制御装置は、基本的に図
４の例示的な構成において示されているように、デジタ
ルカウンタと、論理ＡＮＤゲートと、Ｒ／Ｓフリップフ
ロップであり、それらは指令されたような位相の変化が
発生した際に、位相シフタの各段110A,110B,110Cに必要
なＮ＋１による周波数分割のサイクルの数に対応する初
期のカウンタ値にプリセットされる。位相シフタの各段
に対して、位相シフトを指令する動作によってＲ／Ｓフ
リップフロップの出力が論理０にリセットされ、二重係
数周波数分割器52A,52B,および／または52C がＮ＋１に
よる分割を行うように設定される。周波数分割器からの
各出力パルスは、１だけカウンタを減分する。カウンタ
の出力がゼロに到達すると、カウンタからの補数出力は
全て論理１になる。その後、ＡＮＤゲート出力は論理１
にスイッチし、Ｒ／Ｓフリップフロップの出力を論理１
に設定し、二重係数周波数分割器をＮの周波数分割に戻
す。
【００４７】正確な位相制御に加えて、図６の例示的な
構造に構成されているような開示された位相シフタは、
本質的に、Ｎ・Ｋで分割された正あるいは負の入力周波
数ｆ（入力）に達する搬送周波数の周囲の領域内でスプ
リアス信号を有さない。その特徴は、ｆ（入力）／（Ｎ
・Ｋ）が位相シフタにおける全ての周波数に対して最も
低い共通の周波数の係数であるという事実に起因する。
入力周波数が１０００ＭＨｚであり、Ｎ＝８であり、Ｋ
＝２である例示的な位相シフタの場合、スプリアスのな
い領域は、出力信号搬送波から＋−６２．５ＭＨｚの範
囲に及ぶ。
構造に構成されているような開示された位相シフタは、
本質的に、Ｎ・Ｋで分割された正あるいは負の入力周波
数ｆ（入力）に達する搬送周波数の周囲の領域内でスプ
リアス信号を有さない。その特徴は、ｆ（入力）／（Ｎ
・Ｋ）が位相シフタにおける全ての周波数に対して最も
低い共通の周波数の係数であるという事実に起因する。
入力周波数が１０００ＭＨｚであり、Ｎ＝８であり、Ｋ
＝２である例示的な位相シフタの場合、スプリアスのな
い領域は、出力信号搬送波から＋−６２．５ＭＨｚの範
囲に及ぶ。
【００４８】図４および図６の例示的な構成は、入力周
波数と等しい出力周波数を提供するが、等しい入力周波
数および出力周波数を生成しないＬＯ周波数を使用する
別の構成でも、開示された本発明の主要な目的および機
能から逸脱せずに使用できることは注意される。
波数と等しい出力周波数を提供するが、等しい入力周波
数および出力周波数を生成しないＬＯ周波数を使用する
別の構成でも、開示された本発明の主要な目的および機
能から逸脱せずに使用できることは注意される。
【００４９】本発明によるデジタル位相シフタはまた、
正確なデジタルタイミングが要求されるアプリケーショ
ンに必要な微細なサブ・ナノ秒サンプルタイミング調整
を提供することができる。従来の方法の場合、通常の粗
制御に対するシステムクロックの増分においてタイミン
グを変え（典型的に約１００ＭＨｚであり、その結果、
粗タイミングは増分において１０ナノ秒である）、ナノ
秒単位で行う増分の微細な制御は、タップを有する遅延
ラインによって比較的不正確に行われる。本発明による
位相シフタは、例示的な実施形態において、１００ＭＨ
ｚのクロックに対して増分において２ピコ秒程度の正確
にデジタル的に計時されたタイミングを提供することが
できる。
正確なデジタルタイミングが要求されるアプリケーショ
ンに必要な微細なサブ・ナノ秒サンプルタイミング調整
を提供することができる。従来の方法の場合、通常の粗
制御に対するシステムクロックの増分においてタイミン
グを変え（典型的に約１００ＭＨｚであり、その結果、
粗タイミングは増分において１０ナノ秒である）、ナノ
秒単位で行う増分の微細な制御は、タップを有する遅延
ラインによって比較的不正確に行われる。本発明による
位相シフタは、例示的な実施形態において、１００ＭＨ
ｚのクロックに対して増分において２ピコ秒程度の正確
にデジタル的に計時されたタイミングを提供することが
できる。
【００５０】主要な分割係数としてＮを使用し、位相シ
フトを行うために使用される分割係数としてＮ＋１を使
用する代りに、Ｎ＋１が主要な分割係数として使用さ
れ、Ｎが位相シフトを達成するための分割係数として使
用されてもよい。この場合、結果的に生じる位相シフト
は、位相の遅延というよりも位相の進相である。
フトを行うために使用される分割係数としてＮ＋１を使
用する代りに、Ｎ＋１が主要な分割係数として使用さ
れ、Ｎが位相シフトを達成するための分割係数として使
用されてもよい。この場合、結果的に生じる位相シフト
は、位相の遅延というよりも位相の進相である。
【００５１】整数である分割係数ＮおよびＮ＋１を使用
する代りに、係数ＮおよびＮ＋Ｐが使用されることがで
き、そこにおいて、ＮおよびＰは任意の整数の値あるい
は整数でない値であり、ＮあるいはＮ＋Ｐのいずれかが
本発明の開示の技術的範囲から逸脱せずに主要な周波数
分割係数として使用される。
する代りに、係数ＮおよびＮ＋Ｐが使用されることがで
き、そこにおいて、ＮおよびＰは任意の整数の値あるい
は整数でない値であり、ＮあるいはＮ＋Ｐのいずれかが
本発明の開示の技術的範囲から逸脱せずに主要な周波数
分割係数として使用される。
【００５２】上述の実施形態は、単に本発明の原理を表
す可能な特定の実施形態を示しているだけである。従っ
て、本発明の技術的範囲および意図から逸脱せずに当業
者によってこれらの原理に従って別の構成が容易に考え
られる。
す可能な特定の実施形態を示しているだけである。従っ
て、本発明の技術的範囲および意図から逸脱せずに当業
者によってこれらの原理に従って別の構成が容易に考え
られる。
【図面の簡単な説明】
【図１】本発明を説明するための波形図。
【図２】１８０度の位相シフトを行うためにＮ＋１によ
る分割が２サイクルである点以外は図１の波形図に類似
している波形図。
る分割が２サイクルである点以外は図１の波形図に類似
している波形図。
【図３】図１に示されたＮ、Ｎ＋１による分割に続く固
定された周波数分割の効果を示す波形図。
定された周波数分割の効果を示す波形図。
【図４】本発明を実施している基本的な位相シフト装置
の概略的ブロック図。
の概略的ブロック図。
【図５】図４の位相シフト装置に対する局部発振装置の
一構成を示すブロック図。
一構成を示すブロック図。
【図６】本発明による高分解能の多段デジタル位相シフ
タ構造の例示的な構成を示す概略的ブロック図。
タ構造の例示的な構成を示す概略的ブロック図。
フロントページの続き (72)発明者 スティーブ・アイ・フス アメリカ合衆国、カリフォルニア州 90274、ランチョ・パロス・バーデス、 クリッパー・ロード 10 (72)発明者 ハワード・エス・ヌスバウム アメリカ合衆国、カリフォルニア州 90049、ロサンゼルス、カシミア・テラ ス 516 (72)発明者 ウイリアム・ピー・ポジー アメリカ合衆国、カリフォルニア州 90274、パロス・バーデス・エステイツ、 バイア・パビオン 4061 (56)参考文献 特開 昭57−20169（ＪＰ，Ａ) 特開 昭57−5423（ＪＰ，Ａ) 特公 平７−48638（ＪＰ，Ｂ２) 特公 平３−51123（ＪＰ，Ｂ２) 特公 昭61−21012（ＪＰ，Ｂ２) 米国特許5345239（ＵＳ，Ａ) 米国特許5111206（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/00 - 17/08 H03K 5/00 H03K 23/64 H03L 7/00
Claims (2)
- 【請求項１】 ３６０／ＮＫ度のインクレメントによっ
て入力信号を位相シフトするデジタル位相シフタにおい
て、 整数である第１の係数値Ｎおよび整数である第２の係数
値Ｎ＋Ｍから選択可能な係数値で入力信号の周波数を分
割し、ＮあるいはＮ＋Ｍで分割された入力信号の周波数
と等しい周波数を有する二重係数周波数分割器出力信号
を供給する二重係数周波数分割器と、 分割係数Ｋで前記二重係数周波数分割器出力信号を分割
し、Ｋで分割された前記二重係数周波数分割器出力の周
波数と等しい周波数を有する周波数分割器出力信号を供
給する周波数分割器と、 係数ＮＫで入力信号の周波数を分割して、係数ＮＫで分
割された前記入力信号周波数と等しい周波数を有する局
部発振器（ＬＯ）周波数分割器信号を供給するＬＯ回路
周波数分割手段と、前記ＬＯ周波数分割器信号と前記入
力信号とを混合して、ＬＯミキサ出力信号を供給するＬ
Ｏミキサ手段と、前記ＬＯミキサ出力信号をフィルタ処
理して前記ＬＯ信号を供給するバンドパスフィルタ処理
手段とを有する前記入力信号からＬＯ信号を獲得する手
段を備えたＬＯ信号発生回路と、 前記周波数分割器出力信号を前記ＬＯ信号と混合して前
記上方変換信号を生成するミキサを備え、前記周波数分
割器出力信号を上方変換して上方変換信号を供給する上
方変換手段と、 前記上方変換信号をフィルタ処理して不要なミキサの生
成物をフィルタ処理して取除くバンドパス・フィルタ
と、 位相シフト値を特定する位相制御指令に応答して前記二
重係数周波数分割器の前記係数値を選択し、前記二重係
数周波数分割器に対する主要係数値として前記値Ｎある
いは値Ｎ＋Ｍの１つを選択するように動作し、前記入力
信号の前記位相シフトを行うために前記二重係数周波数
分割器の分割サイクル数に対してのみ前記二重係数周波
数分割器が設定される前記値ＮあるいはＮ＋Ｍの他方を
選択するようにさらに動作し、前記数が前記位相制御指
令に依存して決定される手段とを具備し、 前記上方変換手段の信号は３６０／ＮＫ度のインクレメ
ントによって入力信号の位相に関して位相シフトされる
ことを特徴とするデジタル位相シフタ。 - 【請求項２】 それぞれ入力ポートおよび出力ポートを
備え、ユニット出力信号を供給し、前記ユニット出力信
号の第１の位相に対して前記ユニット出力信号の第２の
位相の位相シフトを行う、縦続して配置されたデジタル
位相シフト回路ユニットを具備し、第１のユニットの出
力ポートが前記縦続配置中の次のユニットの入力ポート
に接続され、第１のユニットにより位相シフトされた信
号が前記次のユニットに伝播されて前記次のユニットに
より位相シフトされる、出力信号を位相シフトする多段
デジタル位相シフタにおいて、 前記各位相シフタユニットは、 整数である第１の係数値Ｎおよび整数である第２の係数
値Ｎ＋Ｍから選択可能な係数値で入力信号の周波数を分
割し、ＮあるいはＮ＋Ｍで分割された入力信号の周波数
と等しい周波数を有する二重係数周波数分割器出力信号
を供給する二重係数周波数分割器と、 分割係数Ｋで前記二重係数周波数分割器出力信号を分割
し、Ｋで分割された前記二重係数周波数分割器出力の周
波数と等しい周波数を有する周波数分割器出力信号を供
給する周波数分割器と、 係数ＮＫで入力信号の周波数を分割して、係数ＮＫで分
割された前記入力信号周波数と等しい周波数を有する局
部発振器（ＬＯ）周波数分割器信号を供給するＬＯ回路
周波数分割手段と、前記ＬＯ周波数分割器信号と前記入
力信号とを混合して、ＬＯミキサ出力信号を供給するＬ
Ｏミキサ手段と、前記ＬＯミキサ出力信号をフィルタ処
理して前記ＬＯ信号を供給するバンドパスフィルタ処理
手段とを有する前記入力信号からＬＯ信号を獲得する手
段を備えたＬＯ信号発生回路と、 前記周波数分割器出力信号を前記ＬＯ信号と混合して前
記上方変換信号を生成するミキサを備え、前記周波数分
割器出力信号を上方変換して上方変換信号を供給する上
方変換手段と、 前記上方変換信号をフィルタ処理して不要なミキサの生
成物をフィルタ処理して取除くバンドパス・フィルタ
と、 位相シフト値を特定する位相制御指令に応答して前記二
重係数周波数分割器の前記係数値を選択し、前記二重係
数周波数分割器に対する主要係数値として前記値Ｎある
いは値Ｎ＋Ｍの１つを選択するように動作し、前記入力
信号の前記位相シフトを行うために前記二重係数周波数
分割器の分割サイクル数に対してのみ前記二重係数周波
数分割器が設定される前記値ＮあるいはＮ＋Ｍの他方を
選択するようにさらに動作し、前記数が前記位相制御指
令に依存して決定される手段とを具備し、 前記上方変換手段の信号は３６０／ＮＫ度のインクレメ
ントによって入力信号の位相に関して位相シフトされる
ことを特徴とする多段デジタル位相シフタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/576,328 US5652534A (en) | 1995-12-21 | 1995-12-21 | Precision digital phase shifter |
| US576328 | 1995-12-21 |
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|---|---|
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Family Applications (1)
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|---|---|---|---|
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-
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