JPH08223003A - クロック逓倍回路 - Google Patents
クロック逓倍回路Info
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- JPH08223003A JPH08223003A JP7028069A JP2806995A JPH08223003A JP H08223003 A JPH08223003 A JP H08223003A JP 7028069 A JP7028069 A JP 7028069A JP 2806995 A JP2806995 A JP 2806995A JP H08223003 A JPH08223003 A JP H08223003A
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- delay
- clock signal
- clock
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- circuits
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Abstract
(57)【要約】
【目的】単純なデジタル回路構成で集積化が容易なクロ
ック逓倍回路を提供する。 【構成】入力されたクロック信号ＣINを遅延素子１１，
１２ａ〜１２ｄおよび遅延素子１５，１６ａ〜１６ｄで
遅延させ、そのクロック信号ＣINとマルチプレクサ１７
から出力されたクロック信号ＣREF との位相が同位相に
なるようなマルチプレクサ１３，１７を切り換えるため
の信号Ｓを、位相比較器１８，アップダウンカウンタ１
９，デコーダ２０で生成して、入力されたクロック信号
ＣINを逓倍する。
ック逓倍回路を提供する。 【構成】入力されたクロック信号ＣINを遅延素子１１，
１２ａ〜１２ｄおよび遅延素子１５，１６ａ〜１６ｄで
遅延させ、そのクロック信号ＣINとマルチプレクサ１７
から出力されたクロック信号ＣREF との位相が同位相に
なるようなマルチプレクサ１３，１７を切り換えるため
の信号Ｓを、位相比較器１８，アップダウンカウンタ１
９，デコーダ２０で生成して、入力されたクロック信号
ＣINを逓倍する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば水晶発振器から
出力されるクロック信号の周波数を逓倍するクロック逓
倍回路に関する。
出力されるクロック信号の周波数を逓倍するクロック逓
倍回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細加工技術の
進歩に伴ない、ＣＰＵの動作速度が飛躍的に高速化して
きている。このようなＣＰＵを駆動するためのクロック
信号として、水晶発振器が広く用いられている。しかし
水晶振動子の基本波の周波数は、一般に３０ＭＨｚ程度
までであり、これ以上の周波数のクロック信号でＣＰＵ
を駆動させるために、その周波数成分のうち最も低い周
波数成分である基本波の３倍の３次オーバトーンや５倍
の５次オーバトーンを用いる必要がある。
進歩に伴ない、ＣＰＵの動作速度が飛躍的に高速化して
きている。このようなＣＰＵを駆動するためのクロック
信号として、水晶発振器が広く用いられている。しかし
水晶振動子の基本波の周波数は、一般に３０ＭＨｚ程度
までであり、これ以上の周波数のクロック信号でＣＰＵ
を駆動させるために、その周波数成分のうち最も低い周
波数成分である基本波の３倍の３次オーバトーンや５倍
の５次オーバトーンを用いる必要がある。
【０００３】ところがこのようなオーバトーンを用いた
水晶発振器をシステムに実装した場合にこのオーバトー
ンに起因してＣＰＵのデータバスやアドレスバス等が不
安定になり、このため誤ったデータ等が周辺素子に出力
されシステムが誤動作するという問題があった。この問
題を解決するために、基本波のクロック信号を逓倍する
クロック逓倍回路が用いられている。
水晶発振器をシステムに実装した場合にこのオーバトー
ンに起因してＣＰＵのデータバスやアドレスバス等が不
安定になり、このため誤ったデータ等が周辺素子に出力
されシステムが誤動作するという問題があった。この問
題を解決するために、基本波のクロック信号を逓倍する
クロック逓倍回路が用いられている。
【０００４】図３は、従来のクロック逓倍回路を示すブ
ロック図である。このクロック逓倍回路は、ＰＬＬ（Ｐ
ｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を応用したも
のであり、広く使用されている。図３に示す位相比較器
３１は、基本周波数ｆ0 のクロック信号と、後述する１
／Ｎ分周器３４から出力されたクロック信号との位相を
比較し、それらクロック信号の位相差に比例した信号を
ＬＰＦ（ローパスフィルタ）３２に出力する。ＬＰＦ３
２は、入力された信号の高調波を除去しＶＣＯ（電圧制
御発振器）３３に出力する。ＶＣＯ３３は、入力された
信号に応じた周波数ｆVCO のクロック信号を出力する。
１／Ｎ分周器３４は、ＶＣＯ３３から出力されたクロッ
ク信号を１／Ｎに分周して位相比較器３１に出力する。
ロック図である。このクロック逓倍回路は、ＰＬＬ（Ｐ
ｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を応用したも
のであり、広く使用されている。図３に示す位相比較器
３１は、基本周波数ｆ0 のクロック信号と、後述する１
／Ｎ分周器３４から出力されたクロック信号との位相を
比較し、それらクロック信号の位相差に比例した信号を
ＬＰＦ（ローパスフィルタ）３２に出力する。ＬＰＦ３
２は、入力された信号の高調波を除去しＶＣＯ（電圧制
御発振器）３３に出力する。ＶＣＯ３３は、入力された
信号に応じた周波数ｆVCO のクロック信号を出力する。
１／Ｎ分周器３４は、ＶＣＯ３３から出力されたクロッ
ク信号を１／Ｎに分周して位相比較器３１に出力する。
【０００５】ここで、ＶＣＯ３３の周波数ｆvco を基本
周波数ｆo のＮ倍にとり、その周波数ｆvco のクロック
信号を、１／Ｎ分周器３４で１／Ｎに分周して基本周波
数ｆ 0 に固定することにより、基本周波数ｆo がＮ逓倍
された周波数ｆvco のクロック信号がＶＣＯ３３から出
力される。
周波数ｆo のＮ倍にとり、その周波数ｆvco のクロック
信号を、１／Ｎ分周器３４で１／Ｎに分周して基本周波
数ｆ 0 に固定することにより、基本周波数ｆo がＮ逓倍
された周波数ｆvco のクロック信号がＶＣＯ３３から出
力される。
【０００６】
【発明が解決しようとする課題】上述したＰＬＬ回路を
応用したクロック逓倍回路では、一般に、ＬＰＦ３２や
ＶＣＯ３３はアナログ回路で構成されているため、デジ
タル回路と比較し集積化が困難である。一方、上述した
ＰＬＬ回路を応用したクロック逓倍回路を、比較的集積
化し易いデジタル回路で構成するとなると、極めて複雑
な回路構成となる。
応用したクロック逓倍回路では、一般に、ＬＰＦ３２や
ＶＣＯ３３はアナログ回路で構成されているため、デジ
タル回路と比較し集積化が困難である。一方、上述した
ＰＬＬ回路を応用したクロック逓倍回路を、比較的集積
化し易いデジタル回路で構成するとなると、極めて複雑
な回路構成となる。
【０００７】本発明は、上記事情に鑑み、単純なデジタ
ル回路構成で集積化が容易なクロック逓倍回路を提供す
ることを目的とする。
ル回路構成で集積化が容易なクロック逓倍回路を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成する本発
明のクロック逓倍回路は、 （１）クロック信号が入力され、入力されたクロック信
号を、遅延量自在に、そのクロック信号の繰り返し周期
の１／Ｎ（Ｎは２以上の正の整数）だけ遅延させる、互
いに直列に接続されてなるＮ個の遅延回路 （２）上記Ｎ個の遅延回路のうちの最前段の遅延回路に
入力されるクロック信号と上記Ｎ個の遅延回路のうちの
最後段の遅延回路から出力されるクロック信号との位相
を比較しその比較結果に応じて上記Ｎ個の遅延回路の遅
延量を制御する遅延量制御回路を備えたことを特徴とす
るものである。
明のクロック逓倍回路は、 （１）クロック信号が入力され、入力されたクロック信
号を、遅延量自在に、そのクロック信号の繰り返し周期
の１／Ｎ（Ｎは２以上の正の整数）だけ遅延させる、互
いに直列に接続されてなるＮ個の遅延回路 （２）上記Ｎ個の遅延回路のうちの最前段の遅延回路に
入力されるクロック信号と上記Ｎ個の遅延回路のうちの
最後段の遅延回路から出力されるクロック信号との位相
を比較しその比較結果に応じて上記Ｎ個の遅延回路の遅
延量を制御する遅延量制御回路を備えたことを特徴とす
るものである。
【０００９】ここで、上記Ｎ個の遅延回路それぞれが、 （１−１）上記クロック信号を、そのクロック信号の繰
り返し周期の１／Ｎよりも短い第１の遅延量だけ遅延さ
せる第１の遅延回路 （１−２）その第１の遅延回路と直列に接続されるとと
もに互いに直列に接続された、上記クロック信号を、上
記第１の遅延量よりも短かい第２の遅延量だけ遅延させ
る複数の第２の遅延回路を備えたものであってもよい。
り返し周期の１／Ｎよりも短い第１の遅延量だけ遅延さ
せる第１の遅延回路 （１−２）その第１の遅延回路と直列に接続されるとと
もに互いに直列に接続された、上記クロック信号を、上
記第１の遅延量よりも短かい第２の遅延量だけ遅延させ
る複数の第２の遅延回路を備えたものであってもよい。
【００１０】また、上記遅延量制御回路が、上記Ｎ個の
遅延回路それぞれに対応して備えられた、上記第１の遅
延回路から出力されるクロック信号および上記複数の第
２の遅延回路それぞれから出力される各クロック信号の
中から選択された複数のクロック信号を入力し、これら
複数のクロック信号のうちのいずれか１つのクロック信
号を切換え自在に出力するマルチプレクサを備え、その
マルチプレクサを切換え制御することにより、上記Ｎ個
の遅延回路の遅延量を制御するものであってもよい。
遅延回路それぞれに対応して備えられた、上記第１の遅
延回路から出力されるクロック信号および上記複数の第
２の遅延回路それぞれから出力される各クロック信号の
中から選択された複数のクロック信号を入力し、これら
複数のクロック信号のうちのいずれか１つのクロック信
号を切換え自在に出力するマルチプレクサを備え、その
マルチプレクサを切換え制御することにより、上記Ｎ個
の遅延回路の遅延量を制御するものであってもよい。
【００１１】
【作用】本発明のクロック逓倍回路は、入力されたクロ
ック信号の繰り返し周期の１／Ｎだけ遅延させるＮ個の
遅延回路とそのＮ個の遅延回路の遅延量を制御する遅延
制御回路とで、入力されたクロック信号をＮ逓倍するも
のであり、これらＮ個の遅延回路と遅延制御回路は単純
なデジタル回路どうしの組合せで構成されているため、
集積化が容易である。また遅延制御回路でＮ個の遅延回
路の遅延量を制御するため、従来技術の、ＰＬＬ回路を
応用したアナログ回路で構成されたクロック逓倍回路と
比較し、回路を調整する必要がなく、あるいは簡単な調
整で済み、調整用のコンデンサや抵抗等も不要となる。
ック信号の繰り返し周期の１／Ｎだけ遅延させるＮ個の
遅延回路とそのＮ個の遅延回路の遅延量を制御する遅延
制御回路とで、入力されたクロック信号をＮ逓倍するも
のであり、これらＮ個の遅延回路と遅延制御回路は単純
なデジタル回路どうしの組合せで構成されているため、
集積化が容易である。また遅延制御回路でＮ個の遅延回
路の遅延量を制御するため、従来技術の、ＰＬＬ回路を
応用したアナログ回路で構成されたクロック逓倍回路と
比較し、回路を調整する必要がなく、あるいは簡単な調
整で済み、調整用のコンデンサや抵抗等も不要となる。
【００１２】また、Ｎ個の遅延回路それぞれが、上記の
第１の遅延回路と第２の遅延回路を備えると、遅延量を
細かく調整することができる。また、遅延制御回路がマ
ルチプレクサを備え、そのマルチプレクサを切換えてＮ
個の遅延回路の遅延量を制御する構成により、簡単な回
路構成で遅延量が容易に制御される。
第１の遅延回路と第２の遅延回路を備えると、遅延量を
細かく調整することができる。また、遅延制御回路がマ
ルチプレクサを備え、そのマルチプレクサを切換えてＮ
個の遅延回路の遅延量を制御する構成により、簡単な回
路構成で遅延量が容易に制御される。
【００１３】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のクロック逓倍回路の一実施例の回路図で
ある。本実施例では、本発明にいうＮ個の遅延回路とし
て、図１に示す遅延素子１１，１２ａ，１２ｂ，１２
ｃ，１２ｄからなる遅延回路と遅延素子１５，１６ａ，
１６ｂ，１６ｃ，１６ｄからなる遅延回路との２個の遅
延回路を備えている。また、本発明にいう遅延量制御回
路として、マルチプレクサ１３，１７と、位相比較器１
８と、アップダウンカウンタ１９と、デコーダ２０とを
備えている。これらの遅延素子１１，１２ａ，１２ｂ，
１２ｃ，１２ｄ，１５，１６ａ，１６ｂ，１６ｃ，１６
ｄのうち、遅延素子１１，１５が本発明にいう第１の遅
延回路に相当し、遅延素子１２ａ，１２ｂ，１２ｃ，１
２ｄおよび遅延素子１６ａ，１６ｂ，１６ｃ，１６ｄが
本発明にいう第２の遅延回路に相当する。
１は、本発明のクロック逓倍回路の一実施例の回路図で
ある。本実施例では、本発明にいうＮ個の遅延回路とし
て、図１に示す遅延素子１１，１２ａ，１２ｂ，１２
ｃ，１２ｄからなる遅延回路と遅延素子１５，１６ａ，
１６ｂ，１６ｃ，１６ｄからなる遅延回路との２個の遅
延回路を備えている。また、本発明にいう遅延量制御回
路として、マルチプレクサ１３，１７と、位相比較器１
８と、アップダウンカウンタ１９と、デコーダ２０とを
備えている。これらの遅延素子１１，１２ａ，１２ｂ，
１２ｃ，１２ｄ，１５，１６ａ，１６ｂ，１６ｃ，１６
ｄのうち、遅延素子１１，１５が本発明にいう第１の遅
延回路に相当し、遅延素子１２ａ，１２ｂ，１２ｃ，１
２ｄおよび遅延素子１６ａ，１６ｂ，１６ｃ，１６ｄが
本発明にいう第２の遅延回路に相当する。
【００１４】図１に示す遅延素子１１にクロック信号Ｃ
INが入力されると、遅延素子１１はそのクロック信号Ｃ
INの繰り返し周期の１／２よりも短い遅延量だけ遅延さ
せた信号を出力する。遅延素子１１から出力されたクロ
ック信号はマルチプレクサ１３に入力される。また、遅
延素子１１から出力された信号は、互いに直列に接続さ
れた４つの遅延素子１２ａ，１２ｂ，１２ｃ，１２ｄに
も入力される。これら４つの遅延素子１２ａ，１２ｂ，
１２ｃ，１２ｄは、入力されたクロック信号を遅延素子
１１の遅延量よりも短い遅延量だけ遅延させる。４つの
遅延素子１２ａ，１２ｂ，１２ｃ，１２ｄそれぞれで遅
延されたクロック信号はマルチプレクサ１３に入力され
る。マルチプレクサ１３は入力された５つのクロック信
号、即ち遅延素子１１から出力されたクロック信号およ
び遅延素子１２ａ，１２ｂ，１２ｃ，１２ｄそれぞれか
ら出力されたクロック信号の中から、後述する選択信号
Ｓに応じて、これら５つのクロック信号のうちのいずれ
か１つのクロック信号をクロック信号Ｃ’INとして出力
する。出力されたクロック信号Ｃ’INは、上述した遅延
素子１１，１２ａ，１２ｂ，１２ｃ，１２ｄおよびマル
チプレクサ１３と同様の構成の遅延素子１５，１６ａ，
１６ｂ，１６ｃ，１６ｄおよびマルチプレクサ１７に入
力される。マルチプレクサ１７は、前述したマルチプレ
クサ１３と同じ選択信号Ｓに応じて遅延素子１５，１６
ａ，１６ｂ，１６ｃ，１６ｄから出力された信号のうち
のいずれか１つのクロック信号をクロック信号ＣREF と
して出力する。出力されたクロック信号ＣREF は位相比
較器１８に入力される。また位相比較器１８には、クロ
ック信号ＣINも入力されている。位相比較器１８は、ク
ロック信号ＣREF とクロック信号ＣINとの位相を比較
し、クロック信号ＣREF の方がクロック信号ＣINより位
相が遅れていた場合には、位相比較器１８は信号Ｕｐを
アップダウンカウンタ１９に出力し、これによりアップ
ダウンカウンタ１９はその内部カウンタをカウントアッ
プする。一方、クロック信号ＣREF の方がクロック信号
ＣINより位相が進んでいた場合には、位相比較器１８は
信号Ｄｏｗｎをアップダウンカウンタ１９に出力し、ア
ップダウンカウンタ１９はその内部カウンタをカウント
ダウンする。アップダウンカウンタ１９は、カウントア
ップもしくはカウントダウンに応じた信号をデコーダ２
０に出力する。デコーダ２０は、アップダウンカウンタ
１９から出力された信号をデコードし、マルチプレクサ
１３，１７に選択信号Ｓを出力する。
INが入力されると、遅延素子１１はそのクロック信号Ｃ
INの繰り返し周期の１／２よりも短い遅延量だけ遅延さ
せた信号を出力する。遅延素子１１から出力されたクロ
ック信号はマルチプレクサ１３に入力される。また、遅
延素子１１から出力された信号は、互いに直列に接続さ
れた４つの遅延素子１２ａ，１２ｂ，１２ｃ，１２ｄに
も入力される。これら４つの遅延素子１２ａ，１２ｂ，
１２ｃ，１２ｄは、入力されたクロック信号を遅延素子
１１の遅延量よりも短い遅延量だけ遅延させる。４つの
遅延素子１２ａ，１２ｂ，１２ｃ，１２ｄそれぞれで遅
延されたクロック信号はマルチプレクサ１３に入力され
る。マルチプレクサ１３は入力された５つのクロック信
号、即ち遅延素子１１から出力されたクロック信号およ
び遅延素子１２ａ，１２ｂ，１２ｃ，１２ｄそれぞれか
ら出力されたクロック信号の中から、後述する選択信号
Ｓに応じて、これら５つのクロック信号のうちのいずれ
か１つのクロック信号をクロック信号Ｃ’INとして出力
する。出力されたクロック信号Ｃ’INは、上述した遅延
素子１１，１２ａ，１２ｂ，１２ｃ，１２ｄおよびマル
チプレクサ１３と同様の構成の遅延素子１５，１６ａ，
１６ｂ，１６ｃ，１６ｄおよびマルチプレクサ１７に入
力される。マルチプレクサ１７は、前述したマルチプレ
クサ１３と同じ選択信号Ｓに応じて遅延素子１５，１６
ａ，１６ｂ，１６ｃ，１６ｄから出力された信号のうち
のいずれか１つのクロック信号をクロック信号ＣREF と
して出力する。出力されたクロック信号ＣREF は位相比
較器１８に入力される。また位相比較器１８には、クロ
ック信号ＣINも入力されている。位相比較器１８は、ク
ロック信号ＣREF とクロック信号ＣINとの位相を比較
し、クロック信号ＣREF の方がクロック信号ＣINより位
相が遅れていた場合には、位相比較器１８は信号Ｕｐを
アップダウンカウンタ１９に出力し、これによりアップ
ダウンカウンタ１９はその内部カウンタをカウントアッ
プする。一方、クロック信号ＣREF の方がクロック信号
ＣINより位相が進んでいた場合には、位相比較器１８は
信号Ｄｏｗｎをアップダウンカウンタ１９に出力し、ア
ップダウンカウンタ１９はその内部カウンタをカウント
ダウンする。アップダウンカウンタ１９は、カウントア
ップもしくはカウントダウンに応じた信号をデコーダ２
０に出力する。デコーダ２０は、アップダウンカウンタ
１９から出力された信号をデコードし、マルチプレクサ
１３，１７に選択信号Ｓを出力する。
【００１５】以上のようにして得られた選択信号Ｓによ
りマルチプレクサ１３，１７を自在に切り換えて、クロ
ック信号ＣINとクロック信号ＣREF と位相が同位相にな
るようにする。図２は、図１に示すクロック逓倍回路の
タイミングチャートである。図２には、クロック信号Ｃ
REF の方がクロック信号ＣINより位相が遅れている場合
（遅相）と、クロック信号ＣREF とクロック信号ＣINと
の位相が同じ場合（同位相）と、クロック信号ＣREF の
方がクロック信号ＣINより位相が進んでいる場合（進
相）とが示されている。
りマルチプレクサ１３，１７を自在に切り換えて、クロ
ック信号ＣINとクロック信号ＣREF と位相が同位相にな
るようにする。図２は、図１に示すクロック逓倍回路の
タイミングチャートである。図２には、クロック信号Ｃ
REF の方がクロック信号ＣINより位相が遅れている場合
（遅相）と、クロック信号ＣREF とクロック信号ＣINと
の位相が同じ場合（同位相）と、クロック信号ＣREF の
方がクロック信号ＣINより位相が進んでいる場合（進
相）とが示されている。
【００１６】図１に戻って説明を続行する。クロック信
号ＣINとクロック信号Ｃ’INは、オアゲート１４で合成
されてオアゲート１４から出力される。このオアゲート
１４から出力されたクロック信号ＣOUT の周波数は、図
２に示すように、クロック信号ＣINの周波数の２倍とな
る。ここで、クロック信号ＣINの周波数が多少ずれても
位相比較器１８とアップダウンカウンタ１９で、クロッ
ク信号ＣREF とクロック信号ＣINとの位相が同位相に調
整されるため、クロック信号ＣINの周波数が正確に２倍
にされたクロック信号ＣOUT が得られる。また、図１に
示すクロック逓倍回路はＣＭＯＳ論理回路で実現でき、
高集積化に容易に対応できる。
号ＣINとクロック信号Ｃ’INは、オアゲート１４で合成
されてオアゲート１４から出力される。このオアゲート
１４から出力されたクロック信号ＣOUT の周波数は、図
２に示すように、クロック信号ＣINの周波数の２倍とな
る。ここで、クロック信号ＣINの周波数が多少ずれても
位相比較器１８とアップダウンカウンタ１９で、クロッ
ク信号ＣREF とクロック信号ＣINとの位相が同位相に調
整されるため、クロック信号ＣINの周波数が正確に２倍
にされたクロック信号ＣOUT が得られる。また、図１に
示すクロック逓倍回路はＣＭＯＳ論理回路で実現でき、
高集積化に容易に対応できる。
【００１７】尚、本実施例では、遅延回路とマルチプレ
クサからなる回路を２段用意して、入力されたクロック
信号の周波数を２倍に逓倍する例について説明したが、
これに限られるものではなく遅延回路とマルチプレクサ
からなる回路をＮ段備えて、入力されたクロック信号の
周波数がＮ倍されたクロック信号を得てもよい。
クサからなる回路を２段用意して、入力されたクロック
信号の周波数を２倍に逓倍する例について説明したが、
これに限られるものではなく遅延回路とマルチプレクサ
からなる回路をＮ段備えて、入力されたクロック信号の
周波数がＮ倍されたクロック信号を得てもよい。
【００１８】
【発明の効果】以上説明したように、本発明のクロック
逓倍回路は、入力されたクロック信号を、そのクロック
信号の繰り返し周期の１／Ｎだけ遅延させるＮ個の遅延
回路と、そのＮ個の遅延回路の遅延量を制御する遅延制
御回路とを備えたものであるため、単純なデジタル回路
どうしの組合せで、入力されたクロック信号の周波数が
Ｎ逓倍され、集積化に容易に対応でき調整も不要であ
る。
逓倍回路は、入力されたクロック信号を、そのクロック
信号の繰り返し周期の１／Ｎだけ遅延させるＮ個の遅延
回路と、そのＮ個の遅延回路の遅延量を制御する遅延制
御回路とを備えたものであるため、単純なデジタル回路
どうしの組合せで、入力されたクロック信号の周波数が
Ｎ逓倍され、集積化に容易に対応でき調整も不要であ
る。
【図１】本発明のクロック逓倍回路の一実施例の回路図
である。
である。
【図２】図１に示すクロック逓倍回路のタイミングチャ
ートである。
ートである。
【図３】従来のクロック逓倍回路を示すブロック図であ
る。
る。
１１，１２ａ，１２ｂ，１２ｃ，１２ｄ，１５，１６
ａ，１６ｂ，１６ｃ，１６ｄ 遅延素子 １３，１７ マルチプレクサ １４ オアゲート １８ 位相比較器 １９ アップダウンカウンタ ２０ デコーダ
ａ，１６ｂ，１６ｃ，１６ｄ 遅延素子 １３，１７ マルチプレクサ １４ オアゲート １８ 位相比較器 １９ アップダウンカウンタ ２０ デコーダ
Claims (3)
- 【請求項１】 クロック信号が入力され、入力されたク
ロック信号を、遅延量自在に、該クロック信号の繰り返
し周期の１／Ｎ（Ｎは２以上の正の整数）だけ遅延させ
る、互いに直列に接続されてなるＮ個の遅延回路と、前
記Ｎ個の遅延回路のうちの最前段の遅延回路に入力され
るクロック信号と前記Ｎ個の遅延回路のうちの最後段の
遅延回路から出力されるクロック信号との位相を比較し
該比較結果に応じて前記Ｎ個の遅延回路の遅延量を制御
する遅延量制御回路とを備えたことを特徴とするクロッ
ク逓倍回路。 - 【請求項２】 前記Ｎ個の遅延回路それぞれが、前記ク
ロック信号を、該クロック信号の繰り返し周期の１／Ｎ
よりも短い第１の遅延量だけ遅延させる第１の遅延回路
と、該第１の遅延回路と直列に接続されるとともに互い
に直列に接続された、前記クロック信号を、前記第１の
遅延量よりも短かい第２の遅延量だけ遅延させる複数の
第２の遅延回路とを備えたことを特徴とする請求項１記
載のクロック逓倍回路。 - 【請求項３】 前記遅延量制御回路が、前記Ｎ個の遅延
回路それぞれに対応して備えられた、前記第１の遅延回
路から出力されるクロック信号および前記複数の第２の
遅延回路それぞれから出力される各クロック信号の中か
ら選択された複数のクロック信号を入力し、これら複数
のクロック信号のうちのいずれか１つのクロック信号を
切換え自在に出力するマルチプレクサを備え、該マルチ
プレクサを切換え制御することにより、前記Ｎ個の遅延
回路の遅延量を制御するものであることを特徴とする請
求項２記載のクロック逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028069A JPH08223003A (ja) | 1995-02-16 | 1995-02-16 | クロック逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028069A JPH08223003A (ja) | 1995-02-16 | 1995-02-16 | クロック逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08223003A true JPH08223003A (ja) | 1996-08-30 |
Family
ID=12238485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7028069A Withdrawn JPH08223003A (ja) | 1995-02-16 | 1995-02-16 | クロック逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08223003A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118313A (en) * | 1997-03-06 | 2000-09-12 | Nec Corporation | Digital frequency multiplying circuit |
| JP2011019281A (ja) * | 1999-04-30 | 2011-01-27 | Mosaid Technol Inc | 周波数逓倍遅延ロックループ |
| WO2011077563A1 (ja) * | 2009-12-25 | 2011-06-30 | キヤノン株式会社 | 情報処理装置又は情報処理方法 |
| JP2014140225A (ja) * | 2014-03-14 | 2014-07-31 | Canon Inc | 情報処理装置又は情報処理方法 |
-
1995
- 1995-02-16 JP JP7028069A patent/JPH08223003A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118313A (en) * | 1997-03-06 | 2000-09-12 | Nec Corporation | Digital frequency multiplying circuit |
| JP2011019281A (ja) * | 1999-04-30 | 2011-01-27 | Mosaid Technol Inc | 周波数逓倍遅延ロックループ |
| JP4677511B2 (ja) * | 1999-04-30 | 2011-04-27 | モーセッド・テクノロジーズ・インコーポレイテッド | 周波数逓倍遅延ロックループ |
| WO2011077563A1 (ja) * | 2009-12-25 | 2011-06-30 | キヤノン株式会社 | 情報処理装置又は情報処理方法 |
| CN102668378A (zh) * | 2009-12-25 | 2012-09-12 | 佳能株式会社 | 信息处理装置或信息处理方法 |
| JP5501378B2 (ja) * | 2009-12-25 | 2014-05-21 | キヤノン株式会社 | 情報処理装置又は情報処理方法 |
| US9054691B2 (en) | 2009-12-25 | 2015-06-09 | Canon Kabushiki Kaisha | Information processing apparatus or information processing method |
| JP2014140225A (ja) * | 2014-03-14 | 2014-07-31 | Canon Inc | 情報処理装置又は情報処理方法 |
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