JP3641782B2 - クロック逓倍回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ内部やこれを搭載する配線板上において、局所的にシステムクロックの逓倍クロックを発生させるクロック逓倍回路に関するものである。
【０００２】
【従来の技術】
ＬＳＩ技術の進歩により、ＬＳＩの内部回路は1ＧＨｚに到達するクロック周波数で動作することが可能になった。しかし、特に大規模な装置においては、装置全体に高周波クロックを分配することは困難である。そこで、ＬＳＩ内部もしくは装置を構成する配線板上で、低周波のシステムクロックを逓倍することによってＬＳＩを駆動する高周波クロックを生成する方法が用いられている。
【０００３】
クロックを逓倍する回路としては、図４に示す位相同期ループ（ＰＬＬ）を用いたものが代表的である。図４において、４１はクロック入力端子、４２はクロック出力端子、４３は位相比較器、４４はローパスフィルタ、４５は電圧制御発振器、４６は分周器である。このＰＬＬでは、入力クロックに位相同期した所望逓倍の出力クロックを得ることができる。しかし、電圧制御発振器４５の周波数可変範囲が発振可能な周波数範囲でしか逓倍クロックを発生できず、適用する装置のシステムクロック毎にＰＬＬを最適設計する必要があった。
【０００４】
また、別の方法として、図５に示す固定遅延回路５３とＥＸＯＲ回路５４による簡易な逓倍回路が知られている。５１はクロック入力端子、５２はクロック出力端子である。この逓倍回路では、入力クロックの２逓倍の出力クロックを得ることができる。しかし、固定遅延回路５１の遅延時間をΔｔとし、逓倍クロックの周期をτとすると、デューティ比はΔｔ/τに固定されてしまい、入力クロックの周波数が変わると、デューティ比が大きく変動してしまう欠点があった。
【０００５】
【発明が解決しようとする課題】
以上述べたように、従来のクロック逓倍回路では、広い入力周波数範囲にわたって適切なデューティ比を有する逓倍クロックを発生することは困難であった。
【０００６】
本発明はこのような点に鑑みてなされたもので、その目的は、広い入力周波数範囲にわたって５０％を始めとする任意のデューティ比を有する出力クロックを得ることが出来るようにしたクロック逓倍回路を提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、入力クロックを制御信号に応じた遅延量だけ遅延させる可変遅延回路と、該可変遅延回路で遅延された入力クロックと元の入力クロックとの排他的論理和の信号を出力するＥＸＯＲ回路と、該ＥＸＯＲ回路の出力信号の平均値を得る平均値回路と、該平均値回路の平均値出力信号とデューティ比設定信号との差分信号を得て前記可変遅延回路に前記制御信号として出力する差分増幅器とを具備し、前記ＥＸＯＲ回路から前記デューティ比設定信号に応じたデューティ比の２逓倍クロックを出力するクロック逓倍回路において、前記可変遅延回路を可変遅延範囲が互いに異なる複数の可変遅延回路に置換するとともに、該複数の可変遅延回路の内の１個の可変遅延回路の出力信号を選択して前記ＥＸＯＲ回路に入力させる選択手段を設けるよう構成した。
【０００８】
第２の発明は、入力クロックを１ / ２分周する分周器と、デューティ比設定信号がデューティ比５０％に設定され前記分周器の出力クロックを入力する第１の発明のクロック逓倍回路と、該第１のクロック逓倍回路の出力クロックを入力する第１の発明の第２のクロック逓倍回路とを具備するよう構成した。
【０００９】
第３の発明は、第１又は２に記載のクロック逓倍回路をＮ段（Ｎ≧２）縦続接続し、入力クロックを２ N 逓倍して出力するよう構成した。
【００１１】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態のクロック逓倍回路の回路図であり、請求項１に記載の構成を示す図である。１はクロック入力端子、２はクロック出力端子、３は遅延時間が外部制御可能な可変遅延回路、４は２つの入力信号の不一致を検出するＥＸＯＲ回路、５は高周波成分を除去して入力信号の平均値を出力するローパスフィルタ（平均値回路）、６は差分増幅器である。
【００１２】
ここでは、入力クロックを可変遅延回路３に入力して得られる遅延クロックと、元の入力クロックとをＥＸＯＲ回路４に入力してそこで逓倍クロックを得る。さらに得られた逓倍クロックをローパスフィルタ５に入力してその平均値検出を行い、その平均値とデューティ比設定電圧Ｖｄとの差分を差分増幅器６を用いて求め、その差分増幅器６の出力を可変遅延回路３の遅延時間設定電圧として適用する帰還ループを構成している。
【００１３】
この帰還ループにより、出力クロックのデューティ比に比例する平均値出力がデューティ比設定値と一致するよう可変遅延回路３の遅延量が自動制御され、その可変遅延回路３の遅延時間の可変範囲内で所望のデューティ比をもつ逓倍出力クロックを得ることができる。
【００１４】
［第２の実施の形態］
図２は本発明の第２の実施の形態のクロック逓倍回路の回路図であり、請求項２に記載の構成を示す図である。図１におけるものと同じものには同じ符号を付けた。ここでは、それぞれ遅延時間可変範囲が異なるｎ個の可変遅延回路３１，３２、・・・、３ｎを設けるとともに、そのｎ個の遅延回路のうちの１つの出力信号を選択してＥＸＯＲ回路４に入力させるためのセレクタ（選択手段）７を設けている。
【００１５】
図１に示した逓倍クロック回路では、可変遅延回路３の遅延時間可変範囲によって、入力クロックの周波数範囲あるいは設定可能なデューティ比の範囲が制限される。そこで、本実施形態では、ｎ個の可変遅延回路３１，３１、…、３ｎから所望の可変範囲をもつ可変遅延回路をセレクタ７により選択できるようにして、入力周波数範囲やデューティ比設定範囲を広い範囲から選択可能としたものである。
【００１６】
［第３の実施の形態］
図３は本発明の第３の実施の形態のクロック逓倍回路の回路図であり、請求項３の記載の構成を示す図である。図１におけるものと同じものには同じ符号を付けた。ここでは、クロック入力端子１の直後に１/２分周器８を接続して入力クロックの周波数を１/２倍にするとともにそのデューティ比を５０％にする。また、差分増幅器６に設定するシューティ比設定電圧はデューティ比５０％用の電圧Ｖｄ１とする。さらに、ＥＸＯＲ回路４の後段に、可変遅延回路３Ａ、ＥＸＯＲ回路４Ａ、ローパスフィルタ５Ａ、差分増幅器６Ａからなる後段のクロック逓倍回路を設けている。
【００１７】
図１のクロック逓倍回路では、入力クロックのデューティ比が５０％でない場合に、出力クロックの周期が１周期毎に変動する問題が起こる。そこで、本実施形態では、入力クロックを分周器８で１/２分周するとともにそのデューティ比を５０％にし、これに基づき遅延回路３、ＥＸＯＲ回路４、ローパスフィルタ５、差分増幅器６からなる前段のクロック逓倍回路により入力クロックと同じ周波数でデューティ比が５０％のクロックを生成する。そして、これに基づき遅延回路３Ａ、ＥＸＯＲ回路４Ａ、ローパスフィルタ５Ａ、差分増幅器６Ａからなる後段のクロック逓倍回路により、入力クロックを２逓倍した周期一定の出力クロックを得るようにしたものである。
【００１８】
［その他の形態］
なお、以上説明した第１乃至第３の実施形態はいずれも入力クロックの周波数を２逓倍する構成であったが、これらのクロック逓倍回路を１組として、これをＮ段（Ｎ≧２）縦続接続すれば、入力クロックの周波数を２N逓倍することが可能となる。
【００１９】
【発明の効果】
以上から本発明によれば、ＰＬＬ回路を用いる場合より広い入力周波数範囲で５０％を始めとする広い範囲の任意のデューティ比の出力クロックを得ることができるようになる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態のクロック逓倍回路のブロック図である。
【図２】 本発明の第２の実施形態のクロック逓倍回路のブロック図である。
【図３】 本発明の第３の実施形態のクロック逓倍回路のブロック図である。
【図４】 従来のＰＬＬ回路を用いたクロック逓倍回路のブロック図である。
【図５】 従来のＥＸＯＲ回路と遅延回路を用いたクロック逓倍回路のブロック図である。
【符号の説明】
１：クロック入力端子、２：クロック出力端子、３，３Ａ，３１，３２，３ｎ：可変遅延回路、４，４Ａ：ＥＸＯＲ回路、５，５Ａ：ローパスフィルタ、６，６Ａ：差分増幅器。
【発明の属する技術分野】
本発明は、ＬＳＩ内部やこれを搭載する配線板上において、局所的にシステムクロックの逓倍クロックを発生させるクロック逓倍回路に関するものである。
【０００２】
【従来の技術】
ＬＳＩ技術の進歩により、ＬＳＩの内部回路は1ＧＨｚに到達するクロック周波数で動作することが可能になった。しかし、特に大規模な装置においては、装置全体に高周波クロックを分配することは困難である。そこで、ＬＳＩ内部もしくは装置を構成する配線板上で、低周波のシステムクロックを逓倍することによってＬＳＩを駆動する高周波クロックを生成する方法が用いられている。
【０００３】
クロックを逓倍する回路としては、図４に示す位相同期ループ（ＰＬＬ）を用いたものが代表的である。図４において、４１はクロック入力端子、４２はクロック出力端子、４３は位相比較器、４４はローパスフィルタ、４５は電圧制御発振器、４６は分周器である。このＰＬＬでは、入力クロックに位相同期した所望逓倍の出力クロックを得ることができる。しかし、電圧制御発振器４５の周波数可変範囲が発振可能な周波数範囲でしか逓倍クロックを発生できず、適用する装置のシステムクロック毎にＰＬＬを最適設計する必要があった。
【０００４】
また、別の方法として、図５に示す固定遅延回路５３とＥＸＯＲ回路５４による簡易な逓倍回路が知られている。５１はクロック入力端子、５２はクロック出力端子である。この逓倍回路では、入力クロックの２逓倍の出力クロックを得ることができる。しかし、固定遅延回路５１の遅延時間をΔｔとし、逓倍クロックの周期をτとすると、デューティ比はΔｔ/τに固定されてしまい、入力クロックの周波数が変わると、デューティ比が大きく変動してしまう欠点があった。
【０００５】
【発明が解決しようとする課題】
以上述べたように、従来のクロック逓倍回路では、広い入力周波数範囲にわたって適切なデューティ比を有する逓倍クロックを発生することは困難であった。
【０００６】
本発明はこのような点に鑑みてなされたもので、その目的は、広い入力周波数範囲にわたって５０％を始めとする任意のデューティ比を有する出力クロックを得ることが出来るようにしたクロック逓倍回路を提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、入力クロックを制御信号に応じた遅延量だけ遅延させる可変遅延回路と、該可変遅延回路で遅延された入力クロックと元の入力クロックとの排他的論理和の信号を出力するＥＸＯＲ回路と、該ＥＸＯＲ回路の出力信号の平均値を得る平均値回路と、該平均値回路の平均値出力信号とデューティ比設定信号との差分信号を得て前記可変遅延回路に前記制御信号として出力する差分増幅器とを具備し、前記ＥＸＯＲ回路から前記デューティ比設定信号に応じたデューティ比の２逓倍クロックを出力するクロック逓倍回路において、前記可変遅延回路を可変遅延範囲が互いに異なる複数の可変遅延回路に置換するとともに、該複数の可変遅延回路の内の１個の可変遅延回路の出力信号を選択して前記ＥＸＯＲ回路に入力させる選択手段を設けるよう構成した。
【０００８】
第２の発明は、入力クロックを１ / ２分周する分周器と、デューティ比設定信号がデューティ比５０％に設定され前記分周器の出力クロックを入力する第１の発明のクロック逓倍回路と、該第１のクロック逓倍回路の出力クロックを入力する第１の発明の第２のクロック逓倍回路とを具備するよう構成した。
【０００９】
第３の発明は、第１又は２に記載のクロック逓倍回路をＮ段（Ｎ≧２）縦続接続し、入力クロックを２ N 逓倍して出力するよう構成した。
【００１１】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態のクロック逓倍回路の回路図であり、請求項１に記載の構成を示す図である。１はクロック入力端子、２はクロック出力端子、３は遅延時間が外部制御可能な可変遅延回路、４は２つの入力信号の不一致を検出するＥＸＯＲ回路、５は高周波成分を除去して入力信号の平均値を出力するローパスフィルタ（平均値回路）、６は差分増幅器である。
【００１２】
ここでは、入力クロックを可変遅延回路３に入力して得られる遅延クロックと、元の入力クロックとをＥＸＯＲ回路４に入力してそこで逓倍クロックを得る。さらに得られた逓倍クロックをローパスフィルタ５に入力してその平均値検出を行い、その平均値とデューティ比設定電圧Ｖｄとの差分を差分増幅器６を用いて求め、その差分増幅器６の出力を可変遅延回路３の遅延時間設定電圧として適用する帰還ループを構成している。
【００１３】
この帰還ループにより、出力クロックのデューティ比に比例する平均値出力がデューティ比設定値と一致するよう可変遅延回路３の遅延量が自動制御され、その可変遅延回路３の遅延時間の可変範囲内で所望のデューティ比をもつ逓倍出力クロックを得ることができる。
【００１４】
［第２の実施の形態］
図２は本発明の第２の実施の形態のクロック逓倍回路の回路図であり、請求項２に記載の構成を示す図である。図１におけるものと同じものには同じ符号を付けた。ここでは、それぞれ遅延時間可変範囲が異なるｎ個の可変遅延回路３１，３２、・・・、３ｎを設けるとともに、そのｎ個の遅延回路のうちの１つの出力信号を選択してＥＸＯＲ回路４に入力させるためのセレクタ（選択手段）７を設けている。
【００１５】
図１に示した逓倍クロック回路では、可変遅延回路３の遅延時間可変範囲によって、入力クロックの周波数範囲あるいは設定可能なデューティ比の範囲が制限される。そこで、本実施形態では、ｎ個の可変遅延回路３１，３１、…、３ｎから所望の可変範囲をもつ可変遅延回路をセレクタ７により選択できるようにして、入力周波数範囲やデューティ比設定範囲を広い範囲から選択可能としたものである。
【００１６】
［第３の実施の形態］
図３は本発明の第３の実施の形態のクロック逓倍回路の回路図であり、請求項３の記載の構成を示す図である。図１におけるものと同じものには同じ符号を付けた。ここでは、クロック入力端子１の直後に１/２分周器８を接続して入力クロックの周波数を１/２倍にするとともにそのデューティ比を５０％にする。また、差分増幅器６に設定するシューティ比設定電圧はデューティ比５０％用の電圧Ｖｄ１とする。さらに、ＥＸＯＲ回路４の後段に、可変遅延回路３Ａ、ＥＸＯＲ回路４Ａ、ローパスフィルタ５Ａ、差分増幅器６Ａからなる後段のクロック逓倍回路を設けている。
【００１７】
図１のクロック逓倍回路では、入力クロックのデューティ比が５０％でない場合に、出力クロックの周期が１周期毎に変動する問題が起こる。そこで、本実施形態では、入力クロックを分周器８で１/２分周するとともにそのデューティ比を５０％にし、これに基づき遅延回路３、ＥＸＯＲ回路４、ローパスフィルタ５、差分増幅器６からなる前段のクロック逓倍回路により入力クロックと同じ周波数でデューティ比が５０％のクロックを生成する。そして、これに基づき遅延回路３Ａ、ＥＸＯＲ回路４Ａ、ローパスフィルタ５Ａ、差分増幅器６Ａからなる後段のクロック逓倍回路により、入力クロックを２逓倍した周期一定の出力クロックを得るようにしたものである。
【００１８】
［その他の形態］
なお、以上説明した第１乃至第３の実施形態はいずれも入力クロックの周波数を２逓倍する構成であったが、これらのクロック逓倍回路を１組として、これをＮ段（Ｎ≧２）縦続接続すれば、入力クロックの周波数を２N逓倍することが可能となる。
【００１９】
【発明の効果】
以上から本発明によれば、ＰＬＬ回路を用いる場合より広い入力周波数範囲で５０％を始めとする広い範囲の任意のデューティ比の出力クロックを得ることができるようになる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態のクロック逓倍回路のブロック図である。
【図２】 本発明の第２の実施形態のクロック逓倍回路のブロック図である。
【図３】 本発明の第３の実施形態のクロック逓倍回路のブロック図である。
【図４】 従来のＰＬＬ回路を用いたクロック逓倍回路のブロック図である。
【図５】 従来のＥＸＯＲ回路と遅延回路を用いたクロック逓倍回路のブロック図である。
【符号の説明】
１：クロック入力端子、２：クロック出力端子、３，３Ａ，３１，３２，３ｎ：可変遅延回路、４，４Ａ：ＥＸＯＲ回路、５，５Ａ：ローパスフィルタ、６，６Ａ：差分増幅器。
Claims (3)
- 入力クロックを制御信号に応じた遅延量だけ遅延させる可変遅延回路と、該可変遅延回路で遅延された入力クロックと元の入力クロックとの排他的論理和の信号を出力するＥＸＯＲ回路と、該ＥＸＯＲ回路の出力信号の平均値を得る平均値回路と、該平均値回路の平均値出力信号とデューティ比設定信号との差分信号を得て前記可変遅延回路に前記制御信号として出力する差分増幅器とを具備し、前記ＥＸＯＲ回路から前記デューティ比設定信号に応じたデューティ比の２逓倍クロックを出力するクロック逓倍回路において、
前記可変遅延回路を可変遅延範囲が互いに異なる複数の可変遅延回路に置換するとともに、該複数の可変遅延回路の内の１個の可変遅延回路の出力信号を選択して前記ＥＸＯＲ回路に入力させる選択手段を設けたことを特徴とするクロック逓倍回路。 - 入力クロックを１ / ２分周する分周器と、デューティ比設定信号がデューティ比５０％に設定され前記分周器の出力クロックを入力する請求項１に記載の第１のクロック逓倍回路と、該第１のクロック逓倍回路の出力クロックを入力する請求項１に記載の第２のクロック逓倍回路とを具備することを特徴とするクロック逓倍回路。
- 請求項１又は２に記載のクロック逓倍回路をＮ段（Ｎ≧２）縦続接続し、入力クロックを２ N 逓倍して出力することを特徴とするクロック逓倍回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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