CN103840830B - 时间数字转换器及数字锁相环 - Google Patents

Abstract

本发明实施例公开了一种时间数字转换器及数字锁相环，涉及通信领域，能够提供远高于一个反相器延时的时间精度，同时还可降低电路的复杂度以及功耗、面积。本发明的方法提供一种时间数字转换器，用于数字锁相环，所述时间数字转换器包括：延迟电路，用于接收高频时钟信号，进行延迟后输出；游标延时链，用于测量所述延迟电路的输出信号与参考时钟信号之间的相位差，并转换为数字输出；其中，所述游标延时链的量程大于等于所述延迟电路的延迟步长。

Description

时间数字转换器及数字锁相环

技术领域

本发明涉及电子器件，尤其涉及一种时间数字转换器及数字锁相环。

背景技术

时间数字转换器（Time-to-Digital Converter，TDC）是一种常用的时间间隔测量电路，主要计算参考信号到事件发生的时间及两个脉冲信号间的时间间隔，并将时间间隔转换为数字信号，目前已被广泛应用于电子领域，如用于锁相环系统中。

在锁相环系统中，时间数字转换器用来测量时钟信号与参考时钟信号（FrequencyReference，FREF）之间的相位差。传统时间数字转换器采用一个由延时单元（比如反相器）串联组成的延时链，一个判决电路（比如触发器）在延时链的节点对每个延时单元的输出端采样，判决电路的输出信号（即触发器链的输出信号）携带了振荡器输出信号CKV的上升/下降沿与参考时钟信号FREF上升沿之间的时间信息，缺点是该时间数字转换器的精度最高只能达到一个反相器延时的时间间隔。

现有技术还提供另一种采用游标延时链的时间数字转换器，可得到好于一个反相器延时的精度。如图1所示，在这种结构中使用了由延时单元11组成的两条延时链，经过延时链10中延时单元11的延时为τ₁，经过延时链20中延时单元11的延时为τ₂，其中τ₁＞τ₂。当参考时钟信号FREF和振荡器输出信号CKV在各自的延时链中传播时，每经过一个延时单元11，它们之间的时间差就增加T_R＝(τ₁-τ₂)，假设经过N（N为自然数）级延时单元11之后，触发器链12的输出序列Q_[1]～Q_[N+1]发生了从1到0的转变，则表示这两个信号上升沿之间的度量时间差为N·T_R，应该注意其真实时间差应该在(N·T_R，(N+1)T_R)的范围之内。理论上来讲，通过控制两条延时链中延时单元的延时τ₁和τ₂，该时间数字转换器可达到任意的时间精度，但是这种结构的缺点在于：第一、需要使用两条规模相近的延时链，这就意味着更大的电路面积、电路复杂度增加以及更大的功耗；第二、这种结构需游标延时链覆盖一个完整的振荡器输出信号CKV的周期（T_CKV），而延时链的长度与度量精度成反比，若覆盖一个完整的振荡器输出信号CKV的周期（T_CKV），则所需延时单元的个数为T_CKV/T_R，假设若振荡器周期为500ps且需获得1ps的度量精度，则需要至少500个延时单元，在覆盖所有PVT（process/voltage/temperature，工艺/电压/温度）情况下则需要更多的延时单元。

发明内容

本发明的实施例提供一种时间数字转换器及数字锁相环，能够提供远高于一个反相器延时的时间精度，同时还可降低电路的复杂度以及功耗、面积。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，本发明的实施例提供一种时间数字转换器，用于数字锁相环，所述时间数字转换器包括：

延迟电路，用于接收高频时钟信号，进行延迟后输出；

游标延时链，用于测量所述延迟电路的输出信号与参考时钟信号之间的相位差，并转换为数字输出；

其中，所述游标延时链的量程大于等于所述延迟电路的延迟步长。

结合第一方面，在第一方面的第一种可能的实现方式中，所述延迟电路还包括：

设置单元，用于接收控制信号，并根据控制信号对所述延迟电路的延迟步数进行设置。

结合第一方面或第一方面的第一种可能的实现方式,在第一方面的第二种可能的实现方式中，所述延迟电路为相位插值电路。

结合第一方面的第二种可能的实现方式,在第一方面的第三种可能的实现方式中，所述相位插值电路，包括：至少两个差分对管，与所述差分对管相同数目的可控电流源，以及负载电阻；

对任一所述差分对管，其两个栅极分别输入一对差分高频时钟信号，其两个源极均与一个所述可控电流源的输出端相连，其两个漏极分别连接在所述负载电阻的两端。

结合第一方面的第三种可能的实现方式,在第一方面的第四种可能的实现方式中，所述可控电流源的控制端输入，数字锁相环的控制系统产生的控制信号。

结合第一方面,在第一方面的第五种可能的实现方式中，所述游标延时链，包括：

由第一延时单元串联组成的第一延时链，并通过开始节点接收参考时钟信号；

由第二延时单元串联组成的第二延时链，并通过开始节点接收所述延迟电路的输出信号；

多个触发器，其中，第N个所述触发器的时钟控制端与所述第一延时链的第N个节点相连，第N个所述触发器的数据端与所述第二延时链的第N个节点相连，N为不为零的自然数。

结合第一方面的第五种可能的实现方式,在第一方面的第六种可能的实现方式中，所述第一延时单元和/或所述第二延时单元为，反相器、缓冲器、电阻器和电容器中的一个或几个。

第二方面，本发明的实施例还提供一种数字锁相环，包括任一项所述的时间数字转换器。

结合第二方面,在第二方面的第一种可能的实现方式中，数字锁相环还包括：锁相环的控制系统，所述锁相环的控制系统包括：

控制信号产生单元，用于根据参考时钟信号、高频时钟信号和数字锁相环的分频控制字，计算高频时钟信号与参考时钟信号的相位差，并根据计算出的相位差和时间数字转换器中延时电路的延迟步长，产生用于控制所述延迟电路的延时步数的控制信号。

本发明实施例提供一种时间数字转换器及设置有该时间数字转换器的数字锁相环，其中，时间数字转换器包括延迟电路和游标延时链，先通过延迟电路对高频时钟信号进行延迟，使输出信号与参考时钟信号之间的相位差缩小（一般小于延迟电路的一个延迟步长）；然后，再使用游标延时链测量延迟电路的输出信号与参考时钟信号之间的相位差（此处的相位差以时间来表述），高频时钟信号与参考时钟信号之间的相位差即为延迟电路的延迟量与游标延时链的测量值之和。

综上所述，本发明实施例提供的时间数字转换器，其测量精度取决于游标延时链的测量精度，远高于传统时间数字转换器一个反相器延时的时间精度。而且，本发明实施例中的游标延时链只需覆盖延迟后的输出信号与参考时钟信号之间的相位差（即游标延时链的量程需要大于等于延迟电路的延迟步长），因此，本发明实施例提供的时间数字转换器在保证游标延时链精度的同时，还可控制游标延时链的长度，减小电路复杂度、匹配的难度以及功耗。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有时间数字转换器的电路示意图；

图2为本发明实施例一提供的时间数字转换器的电路示意图；

图3为本发明实施例一中的一种相位插值电路的示意图；

图4为本发明实施例一中游标延时链的电路结构图；

图5为本发明实施例一中的另一种相位插值电路的示意图；

图6为本发明实施例二提供的数字锁相环的电路结构图。

附图标记

11-延时单元，10-延时链，20-延时链，12-触发器链；

100-延迟电路，200-游标延时链，101-差分对管，102-可控电流源，

103-负载电阻，104-延迟网络，105-选择单元，201-第一延时单元，

203-第一延时链，202-第二延时单元，204-第二延时链，205-触发器，

301-压控振荡器，302-锁相环控制系统，303-控制信号产生单元，

304-时间数字转换器，305-触发器。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

实施例一

本发明实施例提供一种时间数字转换器，用于数字锁相环，如图2所示，所述时间数字转换器包括：

延迟电路100，用于接收高频时钟信号CKV，进行延迟后输出；

游标延时链200，用于测量延迟电路100的输出信号CKVD与参考时钟信号FREF之间的相位差，并转换为数字输出，即图中的QN[1：N]；

其中，游标延时链200的量程大于等于延迟电路100的延迟步长。

本实施例中时间数字转换器用于数字锁相环时，所述高频时钟信号CKV可为振荡器输出的多相时钟信号，或者振荡器输出信号的分频信号，所述参考时钟信号FREF为外部时钟参考源的输出信号，一般高频时钟信号CKV的频率远大于参考时钟信号FREF的频率。时间数字转换器的输出序列QN[1：N]携带有高频时钟信号CKV与参考时钟信号FREF之间的时间差信息。

本实施例先通过延迟电路100对高频时钟信号CKV进行延迟，具体延迟量为一已知量，可预先设置。延迟后的输出信号CKVD与参考时钟信号FREF之间的相位差缩小（一般小于延迟电路的一个延迟步长），具体地，若假设延迟电路100对高频时钟信号CKV的固有延迟为Δt₁，延迟步长为T₀，当延迟步数为n时，输出信号CKVD与高频时钟信号CKV之间的相位差，即延迟量Δt可表示为：Δt=Δt₁+nT₀，其中，n为正整数，Δt₁<T₀，鉴于Δt₁是固有延迟，并不影响时间数字转换器的测量结果，后文为表述方便，设其值为0。

经过延迟后，输出信号CKVD与参考时钟信号FREF之间的相位差缩小，再使用游标延时链200测量缩小后的相位差，原理上，本实施例游标延时链200的量程至少要覆盖输出信号CKVD与参考时钟信号FREF之间的相位差。需要说明的是，本实施例游标延时链200测量到的值相位差采用时间表述，即游标延时链200输出值为与相位差对应的时间间隔，设输出信号CKVD与参考时钟信号FREF之间的相位差为φ，对应的时间间隔为φ/2л*T_CKV，其中，T_CKV为高频时钟信号CKV的周期。

具体实施中，经延迟电路100延迟后，输出信号CKVD与参考时钟信号FREF之间的相位差一般要小于延迟步长T₀，因此起码地，游标延时链200的量程须满足大于等于延迟电路100的延迟步长的条件。不过，具体实施时考虑到工作状态下待测量相位差有可能发生漂移，因此，游标延时链200的量程应稍大于延迟步长T₀。

此外，还需要注意的是，为了使延时电路100正常工作，在设计延迟电路100时，最大延时步数对应的延时总量应大于高频时钟信号CKV的一个周期。

本发明实施例对延迟电路100、游标延时链200的实现方式不做限定，可以是本领域技术人员所熟知的任意实现方式，只要满足延迟电路100的延迟量可知，游标延时链200的量程大于等于延迟电路100的延迟步长即可。

本发明实施例提供的时间数字转换器，先通过延迟电路对高频时钟信号进行延迟（一般要求延迟量可知，而且延迟量可编程）；然后，再使用游标延时链测量延迟后的输出信号与参考时钟信号之间的相位差，最终，高频时钟信号与参考时钟信号之间的相位差即延迟电路的延迟量与游标延时链的测量值之和。本发明实施例提供的时间数字转换器，测量精度远高于传统时间数字转换器一个反相器延时的时间精度；而且，时间数字转换器中的游标延时链只需覆盖延迟后的输出信号与参考时钟信号之间的相位差，因此，在保证游标延时链精度的同时，还可控制游标延时链的长度，减小电路复杂度、匹配的难度以及功耗；此外，本发明的延迟电路的延迟量是确定的，便于数字实现，算法的复杂度大大降低。

进一步地，本实施例所述延迟电路100可通过设置延迟步数对延迟量进行设置，较为优选地一种实施方式如下：延迟电路100还包括：预设单元，用于接收控制信号，并根据控制信号对延迟电路100的延迟步数进行预先设置。本实施例延迟电路100的延迟量实现了动态可调。更进一步，本实施例所述延时电路100的步长也可调，延时量可编程。

为了本领域技术人员更好的理解本发明实施例提供的时间数字转换器的结构，下面通过具体的实施例对本发明提供的时间数字转换器进行详细说明。

其中，本实施例时间数字转换器中的延迟电路为相位插值电路。举例而言，所述相位插值电路可以如图3所示，包括：至少两个差分对管101，与差分对管101相同数目的可控电流源102，以及负载电阻103；对任一差分对管101，其两个栅极分别输入一对差分高频时钟信号（例如，图3中左侧的差分对管101输入一对差分高频时钟信号CKA和，右侧的差分对管101输入一对差分高频时钟信号CKB和），其两个源极均与一个可控电流源102相连，其两个漏极分别连接在负载电阻103的两端。可控电流源103的控制端输入数字锁相环的控制系统产生的控制信号，可控电流源103输出电流大小由控制信号决定。图3中的两个可控电流源103输出电流大小分别由控制信号CTR1和CTR2决定，控制信号CTR1和CTR2由数字锁相环的控制系统产生。需要说明的是，差分对管不限于两个，当然控制信号也不限于CTR1和CTR2。

其中，本实施例时间数字转换器中的游标延时链，可以是如图4所示的结构，该游标延时链包括：由第一延时单元201串联组成的第一延时链203，并通过开始节点接收参考时钟信号FREF；由第二延时单元202串联组成的第二延时链204，并通过开始节点接收延迟电路的输出信号CKVD；多个触发器205，其中，第N个触发器205的时钟控制端与第一延时链的第N个节点相连，第N个触发器的数据端与所述第二延时链的第N个节点相连，N为不为零的自然数。具体而言，第N个触发器205通过第一延时链的第N个节点接收第一信号，通过第二延时链的第N个节点接收第二信号，触发器205在第一信号的控制下对第二信号进行采样并输出。

其中，第一延时单元201和/或第二延时单元202可为，反相器、缓冲器、电阻器和电容器中的一个或几个。例如，本实施例图4中由两种延时的反相器（即第一延时单元201和第二延时单元202）分别组成两条延时链，图4中的触发器205为触发器。

本实施例时间数字转换器工作原理如下：相位插值电路的输入信号CKV一般为多相时钟，相位插值电路取多相时钟中相邻的两项（例如CKA和CKB）进行插值操作，从而得到插值后的时钟CKVD。具体地，假设CKA和CKB的相位差为ph_delta（假设CKA的相位领先CKB，一般情况下，CKA一个周期的时间T_CKV应该是ph_delta的整数倍，记为T_CKV=j*ph_delta），则通过调节CTR1和CTR2可得到相位位于CKA和CKB之间的输出信号CKVD，假设相位插值电路可将ph_delta均分为N份，则CKVD和CKA之间的相位差可以表示为其中k由两个支路的电流（即两个可控电流源103的输出电流）比例决定，N由二者之和决定，k和N都为不为零的自然数，且k小于等于N。

在工作时，为了得到CKA和FREF之间的时间差，锁相环环路会通过反馈系统给相位插值电路合适的控制字k以使CKVD和FREF之间的相位差小于（即延迟步长），这样游标延时链只需要覆盖出的相位差就可以了，应注意游标延时链的总级数X应满足其中，经过第一延时单元201的延时为τ₁，经过第二延时单元202的延时为τ₂，二者之差的绝对值记为T_R。假设经过M(M≤X，M为不为零的自然数)级延时单元之后输出序列QN[1：N]发生了从1到0的转变，则表示这两个信号上升沿之间的度量时间差为M·T_R，应该注意的是真实时间差应该在(M·T_R,(M+1)T_R)的范围之内。这样，CKA和FREF之间的相位差的范围应为

本发明实施例将时间数字转换器分为两部分，相位插值电路先把CKVD和FREF之间的相位差缩小到小于这样游标延时链只需要覆盖的相位差就可以了，这样游标延时链的总级数就可以缩短到在保证游标延时链精度的同时减小了其链的长度，因而，本实施例游标延时链相对于现有延时链要小很多，电路相对简单，降低了电路复杂度、匹配的难度以及功耗。而且，本实施例中第一级（即相位插值电路）的输出只由电流的比值来控制，受到PVT的影响极小。其次，第一级的输出的相位是确定的，便于数字实现，算法的复杂度大大降低。

此外，本实施例还提供另一时间数字转换器，与上述时间数字转换器的不同之处在于，本实施例中的相位插值电路如图5所示，包括：反相器组成的延迟网络104和选择单元105，延迟网络104输入多相时钟中相邻的两项例如CKA和CKB，CKA和CKB单独或相互组合经过延迟网络104不同延迟通道后，输出一系列具有固定相位差的信号，如φ_A100、φ_A75、φ_A50、φ_B100等（相位差依次相差以恒定值）。选择单元105根据数字锁相环的控制系统产生的控制信号CTR从中选择出一个作为输出信号CKVD。

本发明实施例先采用相位插值电路把CKVD和FREF之间的相位差缩小，这样游标延时链只需要覆盖缩小后的相位差即可，在保证游标延时链精度的同时减小了游标延时链的长度。因而，本发明实施例时间数字转换器电路更加简单，电路复杂度、匹配的难度以及功耗均能降低。其次，第一级的输出的相位是确定的，便于数字实现，算法的复杂度大大降低。

实施例二

本发明实施例还提供一种数字锁相环，包括实施例一中所述的任一时间数字转换器。

锁相环(phase-locked loop，PLL)为无线电发射中使频率较为稳定的一种方法，主要有压控振荡器（voltage-controlled oscillator，VCO）和锁相环控制系统（PLLintegrated circuit，PLL IC），压控振荡器给出一个信号，信号的一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制VCO直至相位差恢复，从而达到锁频的目的，能使受控振荡器的频率和相位均与输入信号保持确定关系。

锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的；此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为数字锁相环(简称DPLL)。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。

本实施例还对锁相环控制系统进行改进，增加一控制信号产生单元。具体如图6所示，所述数字锁相环包括：数字控制振荡器（Data-controlled oscillator，DCO）301；锁相环控制系统302，锁相环控制系统302包括：控制信号产生单元303；实施例一中所述的任一时间数字转换器（TDC）304，触发器（DFF）。本实施例中数字转换器为实施例一中所述的任一时间数字转换器（TDC），本实施例还对锁相环控制系统进行改进，增加一控制信号产生单元303。所述控制信号产生单元303用于根据参考时钟信号、高频时钟信号和数字锁相环的分频控制字，计算高频时钟信号与参考时钟信号的相位差，并根据计算出的相位差和时间数字转换器304中延时电路的延迟步长，产生用于控制延迟电路的延时步数的控制信号。其中，本实施例所述分频控制字（frequency command word），定义为期望获得的振荡器频率与输入的参考时钟信号频率的比值。

在实际应用中，输入的高频时钟信号的频率是已知的，数字锁相环的分频控制字也是已知的，所期望的振荡器振荡频率也是已知的，基于这些已知的信息，锁相环控制系统对参考时钟和高频时钟的相位差做出预测，假设某一时刻做出的相位差预测值为x，延时电路的延迟步长为T₀，则需要的步数为不大于x/T₀的最大整数，控制系统根据步数的取值对控制信号（如CTRL1&CTRL2）进行更新并控制延时电路对高频时钟进行延时。与此同时，锁相环控制系统接受寄存器阵列的输出值QN[1:N]，根据这些输出值QN[1:N]对振荡器的振荡频率做出调整直至锁相环锁定为止。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处，相关之处参见方法实施例的部分说明即可。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (8)

1.一种时间数字转换器，用于数字锁相环，其特征在于，所述时间数字转换器包括：

延迟电路，用于接收高频时钟信号，进行延迟后输出；

游标延时链，用于测量所述延迟电路的输出信号与参考时钟信号之间的相位差，并转换为数字输出；

其中，所述游标延时链的量程大于等于所述延迟电路的延迟步长；所述高频时钟信号与所述参考时钟信号之间的相位差，为所述延迟电路的延迟量与所述游标延时链的测量值之和；

所述延迟电路还包括：设置单元，用于接收控制信号，并根据控制信号对所述延迟电路的延迟步数进行设置，以使所述延迟电路的输出信号与参考时钟信号之间的相位差能够被所述游标延时链的量程覆盖。

2.根据权利要求1所述的时间数字转换器，其特征在于，所述延迟电路为相位插值电路。

3.根据权利要求2所述的时间数字转换器，其特征在于，所述相位插值电路，包括：至少两个差分对管，与所述差分对管相同数目的可控电流源，以及负载电阻；

对任一所述差分对管，其两个栅极分别输入一对差分高频时钟信号，其两个源极均与一个所述可控电流源的输出端相连，其两个漏极分别连接在所述负载电阻的两端。

4.根据权利要求3所述的时间数字转换器，其特征在于，

所述可控电流源的控制端输入，数字锁相环的控制系统产生的控制信号。

5.根据权利要求1所述的时间数字转换器，其特征在于，所述游标延时链，包括：

由第一延时单元串联组成的第一延时链，并通过开始节点接收参考时钟信号；

由第二延时单元串联组成的第二延时链，并通过开始节点接收所述延迟电路的输出信号；

多个触发器，其中，第N个所述触发器的时钟控制端与所述第一延时链的第N个节点相连，第N个所述触发器的数据端与所述第二延时链的第N个节点相连，N为不为零的自然数。

6.根据权利要求5所述的时间数字转换器，其特征在于，所述第一延时单元和/或所述第二延时单元为，

反相器、缓冲器、电阻器和电容器中的一个或几个。

7.一种数字锁相环，其特征在于，包括权利要求1-6任一项所述的时间数字转换器。

8.根据权利要求7所述的数字锁相环，其特征在于，还包括：锁相环的控制系统，所述锁相环的控制系统包括：

控制信号产生单元，用于根据参考时钟信号、高频时钟信号和数字锁相环的分频控制字，计算高频时钟信号与参考时钟信号的相位差，并根据计算出的相位差和时间数字转换器中延时电路的延迟步长，产生用于控制所述延迟电路的延时步数的控制信号。