CN108134602B - 占空比校准电路及半导体存储器 - Google Patents

占空比校准电路及半导体存储器 Download PDF

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Abstract

本发明提出一种占空比校准电路，时间数字转换器用于接收时钟信号并对所述时钟信号的电平脉冲宽度进行计算；逻辑控制器用于接收所述时间数字转换器的计算结果；所述逻辑控制器根据所述计算结果生成第一校准码和第二校准码，并将生成的第一校准码和第二校准码发送至占空比校准单元；占空比校准单元用于接收所述时钟信号、所述第一校准码和所述第二校准码，并根据所述第一校准码和第二校准码校准所述时钟信号。通过采用时间数字转换器计算时钟信号的电平的脉冲宽度，然后通过逻辑控制器比较电平脉冲宽度与设定值的大小，然后再通过占空比校准单元一次性完成校准，提高了校准的效率。

Description

占空比校准电路及半导体存储器
技术领域
本发明涉及半导体存储技术领域，尤其涉及一种占空比校准电路及半导体存储器。
背景技术
时钟树通常应用在DDR3/DDR4(Double Data Rate Synchronous Dynamic RandomAccess Memory 3/4，第三/四代双倍速率同步动态随机存储器)的电路中。而时钟的占空比(duty cycle)对于DRAM(Dynamic Random Access Memory，动态随机存储器)是很重要的。因此，需要对时钟信号中的占空比进行校准调节。
如图1所示，其为现有的占空比校准电路示意图。现有的占空比校准电路100包括：PMOS阵列110、NMOS阵列120、第一CMOS反相器130和第二CMOS反相器140。
其中，所述第一CMOS反相器130的信号输入端接收时钟信号，所述第一CMOS反相器130的漏极与PMOS阵列110的输出端连接，所述第一CMOS反相器130的源极NMOS阵列120的输出端连接，所述第一CMOS反相器130的输出端与第二CMOS反相器140的输入端连接。所述第二反相器140的输出端将时钟信号反馈回第一CMOS反相器130的输入端。
所述PMOS阵列110的漏极与电源电压连接，所述PMOS阵列110的源极与所述PMOS阵列的输出端连接，PMOS阵列的栅极与信号输入端连接，用于接收控制信号。
所述NMOS阵列120的漏极与所述NMOS阵列120的输出端连接，所述NMOS阵列120的源极接地，所述NMOS阵列120的栅极与信号输入端连接，用于接收控制信号。
以下结合图2，其为现有的占空比校准的波形示意图。当输入如图2中所示的时钟信号A时，此时该信号的高电平脉冲宽度比低电平脉冲宽度小，因此需要增加高电平脉冲宽度。因此，需要增加NMOS阵列120内的NMOS导通数量。现有是通过逐步增加NMOS阵列120的NMOS导通数量。如图2中的时钟信号B所示，时钟信号B相比于时钟信号A，逐步增加了高电平的脉冲宽度。当完成占空比的调整后，最后输出调整完的时钟信号C，此时所述时钟信号C的高电平与低电平的脉冲宽度相等。
从上述描述可知，现有的占空比调整方式需要通过多次循环调整才能完成，这样调整速率慢。
以上的说明仅仅是为了帮助本领域技术人员理解本发明的背景，不代表以上内容为本领域技术人员所公知或知悉。
发明内容
本发明实施例提供一种占空比校准电路即半导体存储器，以至少解决现有技术中的以上技术问题。
第一方面，本发明实施例提供了一种占空比校准电路，包括：
时间数字转换器，用于接收时钟信号并对所述时钟信号的脉冲宽度进行计算；
逻辑控制器，其输入端连接至所述时间数字转换器，用于接收所述时间数字转换器的计算结果，根据所述计算结果生成第一校准码和第二校准码；以及
占空比校准单元，所述占空比校准单元具有第一校准输入端，连接至所述逻辑控制器，用于接收所述第一校准码和所述第二校准码，所述占空比校准单元还具有第二校准输入端，用于接收所述时钟信号，并根据所述第一校准码和第二校准码校准所述时钟信号。
在一种实施例中，所述占空比校准单元包括：
PMOS阵列，所述PMOS阵列的栅极连接于所述逻辑控制器，以接收所述第一校准码，所述PMOS阵列的源极接电源电压；
NMOS阵列，所述NMOS阵列的栅极连接于所述逻辑控制器，以接收所述第二校准码，所述NMOS阵列的源极接地；
第一CMOS反相器，包括第一PMOS晶体管和第一NMOS晶体管，所述第一CMOS反相器的输入端接收所述时钟信号，所述第一PMOS晶体管的源极连接于所述PMOS阵列的漏极，所述第一NMOS晶体管的源极连接于所述NMOS阵列的漏极；以及
第二CMOS反相器，包括第二PMOS晶体管和第二NMOS晶体管，所述第二CMOS反相器的输入端与所述第一CMOS反相器的输出端连接，所述第二PMOS晶体管反相器的源极接电源电压，所述第二NMOS晶体管的源极接地，所述第二CMOS反相器的输出端输出校准后的时钟信号。
在一种实施例中，所述第一PMOS晶体管和第一NMOS晶体管的栅极相连形成所述第一CMOS反相器的输入端，所述第一PMOS晶体管的漏极与第一NMOS晶体管的漏极连接形成所述第一CMOS反相器的输出端。
在一种实施例中，所述第二PMOS晶体管和第二NMOS晶体管的栅极相连于所述第二CMOS反相器的输入端，所述第二PMOS晶体管的漏极与第二NMOS晶体管的漏极连接于所述第二CMOS反相器的输出端。
在一种实施例中，所述时间数字转换器用于对输入的时钟信号的高电平脉冲宽度进行计算，并将计算结果发送至所述逻辑控制器；
所述逻辑控制器对高电平脉冲宽度与设定值进行比较；当高电平脉冲宽度大于设定值时，则所述逻辑控制器发送所述第一校准码至所述PMOS阵列的栅极；当高电平脉冲宽度小于设定值时，则所述逻辑控制器发送所述第二校准码至所述NMOS阵列的栅极。
在一种实施例中，所述时间数字转换器对输入的时钟信号的低电平脉冲宽度进行计算，并将计算结果发送至所述逻辑控制器；
所述逻辑控制器对低电平脉冲宽度与设定值进行比较；当低电平脉冲宽度大于设定值时，则所述逻辑控制器发送第二校准码至所述NMOS阵列的栅极；当低电平脉冲宽度小于设定值时，则所述逻辑控制器发送第一校准码至所述PMOS阵列的栅极。
在一种实施例中，所述时间数字转换器包括：
多个串联的第一延时单元，用于接收时钟信号；
多个串联的第二延时单元，用于接收设定频率的校准信号；以及
多个触发器，每个所述触发器分别跨接在对应的第一延时单元的输出端和对应的第二延时单元的输出端之间。
第二方面，本发明实施例还提供一种半导体存储器，包括上述的占空比校准电路。
本发明采用上述技术方案，具备如下有益效果：通过采用时间数字转换器计算时钟信号的电平的脉冲宽度，然后通过逻辑控制器比较电平脉冲宽度与设定值的大小，然后再通过占空比校准单元一次性完成校准，提高了校准的效率。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为现有的占空比校准电路的连接示意图；
图2为现有的占空比校准的波形示意图；
图3为本发明实施例一的占空比校准电路的连接示意图；
图4为本发明实施例一的占空比校准单元的电路图；
图5为本发明实施例一的时间数字转换器的电路图；
图6为本发明实施例一的占空比校准的波形示意图。
附图标记说明：
现有技术：
100占空比校准电路；110PMOS阵列；120NMOS阵列；
130第一CMOS反相器；140第二CMOS反相器。
本发明：
200占空比校准电路；
210时间数字转换器；211第一延时单元；212第二延时单元；
213触发器；220逻辑控制器；
230占空比校准单元；231PMOS阵列；232NMOS阵列；
233第一CMOS反相器；233a第一PMOS晶体管；233b第一NMOS晶体管；
234第二CMOS反相器；234a第二PMOS晶体管；234b第二NMOS晶体管。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明实施例旨在解决现有技术中在进行占空比调整时需要通过多次循环调整才能完成，这样调整速率慢，本发明实施例通过采用时间数字转换器和逻辑控制器一次性完成调整，加快调整的速度。
具体通过以下的实施例对本发明实施例的技术方案进行介绍。
实施例一
如图3所示，其为本发明实施例一的占空比校准电路的连接示意图。本实施例一的占空比校准电路200包括时间数字转换器210、逻辑控制器220和占空比校准单元230。
其中，时间数字转换器210用于接收时钟信号并对时钟信号的脉冲宽度进行计算。
逻辑控制器220的输入端连接至所述时间数字转换器，用于接收时间数字转换器的计算结果，逻辑控制器220根据计算结果生成第一校准码和第二校准码，并将生成的第一校准码和第二校准码发送至占空比校准单元230。
占空比校准单元230具有第一校准输入端(如图3、图4所示的输入端C_PMOS[N:0]、C_NMOS[N:0])，连接至所述逻辑控制器，用于接收第一校准码和第二校准码。所述占空比校准单元230还具有第二校准输入端(如图4所示的时钟信号A的连接点)，用于接收所述时钟信号，并根据第一校准码和第二校准码校准时钟信号。
如图4所示，其为本实施例一的占空比校准单元的电路图。占空比校准单元230包括：PMOS阵列231、NMOS阵列232、第一CMOS反相器233和第二CMOS反相器234。
PMOS阵列231的栅极连接于逻辑控制器220，以接收第一校准码，PMOS阵列231的源极接电源电压。
NMOS阵列232的栅极连接于逻辑控制器220，以接收第二校准码，NMOS阵列232的源极接地。
第一CMOS反相器233包括第一PMOS晶体管233a和第一NMOS晶体管233b。第一CMOS反相器233的输入端接收时钟信号，第一PMOS晶体管233a的源极连接于PMOS阵列231的漏极，第一CMOSNMOS晶体管233b的源极连接于NMOS阵列232的漏极。
第二CMOS反相器234包括第二PMOS晶体管234a和第二NMOS晶体管234b。第二CMOS反相器234的输入端与第一CMOS反相器233的输出端连接(如图4所示时钟信号B的连接段)，第二CMOSPMOS晶体管234a的源极接电源电压VDD，第二NMOS晶体管234b的源极接地，第二CMOS反相器234的输出端输出校准后的时钟信号(如图4所示时钟信号C的连接段)。
具体的，第一PMOS晶体管233a的源极与PMOS阵列231的漏极连接。第一NMOS晶体管233b的源极与NMOS阵列232的漏极连接。其中，第一PMOS晶体管233a和第一NMOS晶体管233b的栅极相连形成第一CMOS反相器233的输入端，第一PMOS晶体管233a的漏极与第一NMOS晶体管233b的漏极连接形成第一CMOS反相器233的输出端。
第二PMOS晶体管234a的源极与电源电压VDD连接。第二NMOS晶体管234b的源极接地。其中，第二PMOS晶体管234a和第二NMOS晶体管234b的栅极相连形成第二CMOS反相器234的输入端，第二PMOS晶体管234a的漏极与第二NMOS晶体管234b的漏极连接形成第二CMOS反相器234的输出端。
如图5所示，其为本实施例的时间数字转换器的电路图。时间数字转换器210包括：多个串联的第一延时单元211、多个串联的第二延时单元212和多个触发器213。多个串联的第一延时单元211用于接收时钟信号。多个串联的第二延时单元212用于接收设定频率的校准信号。每个触发器213分别跨接在对应的第一延时单元211的输出端和对应的第二延时单元212的输出端之间。
如图6所示，其为本发明实施例的占空比校准的波形示意图。以下介绍本实施例的占空比校准电路的工作过程和原理，具体如下：
时间数字转换器210用于对输入的时钟信号A的高电平脉冲宽度进行计算，并将计算结果发送至逻辑控制器220。
逻辑控制器220对高电平脉冲宽度与设定值进行比较。当高电平脉冲宽度大于设定值时，则逻辑控制器220发送第一校准码(如图3、图4所示的输入端C_PMOS[N:0])至PMOS阵列231的栅极，用于增加PMOS阵列231中的PMOS晶体管的导通数量。当高电平脉冲宽度小于设定值时，则逻辑控制器220发送第二校准码(如图3、图4所示的输入端C_NMOS[N:0])至NMOS阵列232的栅极，用于增加NMOS阵列232中的NMOS晶体管的导通数量。
其中，在图6中的时钟信号A中，时钟信号的高电平脉冲宽度小于低电平脉冲宽度，因此需要增大高电平脉冲宽度。通过逻辑控制器230发送第二校准码至NMOS阵列232的栅极，增加NMOS阵列232中的NMOS晶体管的导通数量。经过校准后，通过第一反相器233输出的时钟信号B。然后再通过第二反相器234输出最终的时钟信号C。
实施例二
在本实施例二与实施例一的区别在于：时间数字转换器210用于对输入的时钟信号的低电平的脉冲宽度进行计算比较。具体方式为：
时间数字转换器210对输入的时钟信号的低电平脉冲宽度进行计算，并将计算结果发送至逻辑控制器220。逻辑控制器220对低电平脉冲宽度与设定值进行比较；当低电平脉冲宽度大于设定值时，则逻辑控制器220发送第二校准码至NMOS阵列232的栅极，用于增加NMOS阵列232中的NMOS晶体管的导通数量；当低电平脉冲宽度小于设定值时，则逻辑控制器220发送第一校准码至PMOS阵列231的栅极，用于增加PMOS阵列231中的PMOS晶体管的导通数量。
实施例三
本发明实施例还提供一种半导体存储器，包括上述实施例一或实施例二的占空比校准电路200。
本发明实施例通过采用时间数字转换器计算时钟信号的电平的脉冲宽度，然后通过逻辑控制器比较电平脉冲宽度与设定值的大小，然后再通过占空比校准单元一次性完成校准，提高了校准的效率。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (7)

1.一种占空比校准电路，其特征在于，包括：
时间数字转换器，用于接收时钟信号并对所述时钟信号的脉冲宽度进行计算；
逻辑控制器，其输入端连接至所述时间数字转换器，用于接收所述时间数字转换器的计算结果，将所述计算结果与设定值进行比较，根据比较结果生成第一校准码和第二校准码；以及
占空比校准单元，所述占空比校准单元具有第一校准输入端，连接至所述逻辑控制器，用于接收所述第一校准码和所述第二校准码，所述占空比校准单元还具有第二校准输入端，用于接收所述时钟信号，并根据所述第一校准码和第二校准码校准所述时钟信号并输出校准后的时钟信号；
其中，所述占空比校准单元包括：
PMOS阵列，所述PMOS阵列的栅极连接于所述逻辑控制器，以接收所述第一校准码，所述PMOS阵列的源极接电源电压；
NMOS阵列，所述NMOS阵列的栅极连接于所述逻辑控制器，以接收所述第二校准码，所述NMOS阵列的源极接地；
第一CMOS反相器，包括第一PMOS晶体管和第一NMOS晶体管，所述第一CMOS反相器的输入端接收所述时钟信号，所述第一PMOS晶体管的源极连接于所述PMOS阵列的漏极，所述第一NMOS晶体管的源极连接于所述NMOS阵列的漏极；以及
第二CMOS反相器，包括第二PMOS晶体管和第二NMOS晶体管，所述第二CMOS反相器的输入端与所述第一CMOS反相器的输出端连接，所述第二PMOS晶体管源极接所述电源电压，所述第二NMOS晶体管的源极接地，所述第二CMOS反相器的输出端输出所述校准后的时钟信号。
2.根据权利要求1所述占空比校准电路，其特征在于，所述第一PMOS晶体管和第一NMOS晶体管的栅极相连形成所述第一CMOS反相器的输入端，所述第一PMOS晶体管的漏极与第一NMOS晶体管的漏极连接形成所述第一CMOS反相器的输出端。
3.根据权利要求1所述占空比校准电路，其特征在于，所述第二PMOS晶体管和第二NMOS晶体管的栅极相连形成所述第二CMOS反相器的输入端，所述第二PMOS晶体管的漏极与第二NMOS晶体管的漏极连接于所述第二CMOS反相器的输出端。
4.根据权利要求1所述占空比校准电路，其特征在于，所述时间数字转换器用于对输入的时钟信号的高电平脉冲宽度进行计算，并将计算结果发送至所述逻辑控制器；
所述逻辑控制器对高电平脉冲宽度与设定值进行比较；当高电平脉冲宽度大于设定值时，则所述逻辑控制器发送所述第一校准码至所述PMOS阵列的栅极；当高电平脉冲宽度小于设定值时，则所述逻辑控制器发送所述第二校准码至所述NMOS阵列的栅极。
5.根据权利要求1所述占空比校准电路，其特征在于，所述时间数字转换器对输入的时钟信号的低电平脉冲宽度进行计算，并将计算结果发送至所述逻辑控制器；
所述逻辑控制器对低电平脉冲宽度与设定值进行比较；当低电平脉冲宽度大于设定值时，则所述逻辑控制器发送第二校准码至所述NMOS阵列的栅极；当低电平脉冲宽度小于设定值时，则所述逻辑控制器发送第一校准码至所述PMOS阵列的栅极。
6.根据权利要求1至5中任一项所述占空比校准电路，其特征在于，所述时间数字转换器包括：
多个串联的第一延时单元，用于接收时钟信号；
多个串联的第二延时单元，用于接收设定频率的校准信号；以及，
多个触发器，每个所述触发器分别跨接在对应的第一延时单元的输出端和对应的第二延时单元的输出端之间。
7.一种半导体存储器，其特征在于，包括如权利要求1至6中任一项所述的占空比校准电路。
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