CN112636720B - 输入输出信号的占空比校准电路、高速接口电路及处理器 - Google Patents

Abstract

本申请提供了一种输入输出信号的占空比校准电路、高速接口电路及处理器，其中，该输入输出信号的占空比校准电路包括：串行器、预驱动器、驱动器、过滤器、比较器和有限状态机；该串行器的输出端与该预驱动器的第一端连接；该驱动器包括第一晶体管和第二晶体管；该第一晶体管的栅极和该第二晶体管的栅极作为该驱动器的输入端与该预驱动器的第二端连接；该第一晶体管的漏极和该第二晶体管的漏极作为该驱动器的输出端与该过滤器的第一端连接；该过滤器的第二端与该比较器的第一输入端连接；该比较器的输出端与该有限状态机的第一端连接；该有限状态机的第二端与该预驱动器的第三端连接。能够对高速接口电路引起的输出信号失配进行修正。

Description

输入输出信号的占空比校准电路、高速接口电路及处理器

技术领域

本申请涉及电路设计技术领域，具体而言，涉及一种输入输出信号的占空比校准电路、高速接口电路及处理器。

背景技术

高速接口电路的输出信号质量则会影响高速接口电路的工作速率。其中，影响高速接口电路的输入输出信号质量的原因有输出信号占空比失配。通常高速输出信号输出占空比失配可能是高速接口电路的元件结构配置导致。

高速接口电路的元件结构尺寸失配，带来数据通路节点的上升沿/下降沿(Tr/Tf)不匹配，影响输出信号占空比，并带来额外的抖动(jitter)，减小了时间裕度，最终影响输出信号质量。

发明内容

本申请的目的在于提供一种输入输出信号的占空比校准电路、高速接口电路及处理器，能够解决由高速接口电路引起的输出信号失配的问题。

第一方面，本申请实施例提供一种输入输出信号的占空比校准电路，包括：串行器、预驱动器、驱动器、过滤器、比较器和有限状态机；

所述串行器的输出端与所述预驱动器的第一端连接；

所述驱动器包括第一晶体管和第二晶体管；

所述第一晶体管的栅极和所述第二晶体管的栅极作为所述驱动器的输入端与所述预驱动器的第二端连接；

所述第一晶体管的漏极和所述第二晶体管的漏极作为所述驱动器的输出端与所述过滤器的第一端连接；

所述过滤器的第二端与所述比较器的第一输入端连接；

所述比较器的输出端与所述有限状态机的第一端连接；

所述有限状态机的第二端与所述预驱动器的第三端连接。

在一种实施方式中，所述过滤器包括：校准开关、第一电阻和第一电容；

所述校准开关的第一端作为所述过滤器的第一端与所述驱动器的输出端连接，所述校准开关的第二端连接所述第一电阻的第一端，所述第一电阻的第二端连接所述第一电容的第一端，所述第一电容的第二端接地；

所述第一电阻的第二端作为所述过滤器的第二端与所述比较器的第一输入端连接；

所述校准开关闭合时，启动输入输出信号的校准。

在上述实施例中，通过过滤器对波形进行滤波处理，从而可以提高占空比调整的准确性；进一步地，在校准开关的作用下，可以控制信号占空比的调整时机，从而提高输入输出信号的占空比校准电路的适用性。

在一种实施方式中，所述预驱动器包括：第一预驱动单元和第二预驱动单元；

所述第一预驱动单元的第一控制端和所述第二预驱动单元的第一控制端作为所述预驱动器的第一端，与所述串行器的输出端连接；

所述第一预驱动单元的输出端和所述第二预驱动单元的输出端作为所述预驱动器的第二端，其中，所述第一预驱动单元的输出端与所述第一晶体管的栅极连接，所述第二预驱动单元的输出端与所述第二晶体管的栅极连接；

所述第一预驱动单元的第二控制端和所述第二预驱动单元的第二控制端作为所述预驱动器的第三端，与有限状态机的第二端连接。

在上述实施例中，通过第一预驱动单元和第二预驱动单元可以适应性调整不同状态下的信号调整需求，从而实现更准确的信号占空比的调整。

在一种实施方式中，所述第一预驱动单元包括：第一晶体管阵列、第二晶体管阵列、第三晶体管和第四晶体管；

所述第三晶体管的栅极和第四晶体管的栅极作为所述第一预驱动单元的第一控制端，与所述串行器的输出端连接；

所述第一晶体管阵列中的各个晶体管的栅极和所述第二晶体管阵列中的各个晶体管的栅极作为所述第一预驱动单元的第二控制端与所述有限状态机的第二端连接；

所述第三晶体管的漏极和第四晶体管的漏极作为所述第一预驱动单元的输出端与所述第一晶体管的栅极连接。

在一种实施方式中，所述第一晶体管阵列中的各个晶体管和所述第三晶体管为PMOS管；

所述第二晶体管阵列中的各个晶体管和所述第四晶体管为NMOS管。

在一种实施方式中，所述第二预驱动单元包括：第三晶体管阵列、第四晶体管阵列、第五晶体管和第六晶体管；

所述第五晶体管的栅极和所述第六晶体管的栅极作为所述第二预驱动单元的第一控制端，与所述串行器的输出端连接；

所述第三晶体管阵列中的各个晶体管的栅极和所述第四晶体管阵列中的各个晶体管的栅极作为所述第二预驱动单元的第二控制端与所述有限状态机的第二端连接；

所述第五晶体管的漏极和所述第六晶体管的漏极作为所述第二预驱动单元的输出端与所述第二晶体管的栅极连接。

在上述实施例中，通过上述预驱动单元的结构作用下，改变第一晶体管门信号上升下降延迟，使第一晶体管更早开启或者延迟开启，即输出信号提前上升或延迟上升，从而改变输出占空比；以及通过改变第二晶体管门信号上升下降延迟，使第二晶体管更早开启或者延迟开启，即输出信号提前上升或延迟上升，从而改变输出占空比，以实现输出信号的占空比的有效校准。

在一种实施方式中，所述第三晶体管阵列中的各个晶体管和所述第五晶体管为PMOS管；

所述第四晶体管阵列中的各个晶体管和所述第六晶体管为NMOS管。

在一种实施方式中，还包括：第一二极管和第二二极管；

所述第一二极管的负极连接一电源；

所述第一二极管的正极与所述第二二极管的负极连接；

所述第一二极管的正极与所述过滤器的第一端连接；

所述第二二极管的负极与所述过滤器的第一端连接；

所述第二二极管的正极接地。

在上述实施例中，通过增设第一二极管和第二二极管，形成静电释放的保护管，提高输入输出信号的占空比校准电路的安全性。

在一种实施方式中，还包括第二电阻；

所述第二电阻连接在所述驱动器的输出端与所述过滤器的第一端之间。

在一种实施方式中，所述比较器为同向比较器，所述比较器的第一输入端为同相输入端，所述过滤器的第二端与所述比较器的同相输入端连接。

在上述实施例中，通过可以提高阻抗匹配，从而改善输出信号的质量。

第二方面，本申请实施例提供一种高速接口电路，包括：上述的输入输出信号的占空比校准电路。

第三方面，本申请实施例提供一种处理器，包括：上述的高速接口电路。

第四方面，本申请实施例提供一种电子设备，包括：

上述的处理器；

存储器，所述存储器存储有所述处理器可执行的机器可读指令。

在本申请实施例提供的输入输出信号的占空比校准电路、高速接口电路、处理器及电子设备，通过增设在预驱动器和驱动器所处的电路处增设的过滤器、比较器和有限状态机的作用下，改变预驱动器的驱动力，调整上升下降延迟，该晶体管上升沿/下降沿驱动失配产生的占空比失调，从而实现信号占空比的校准。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为一高速接口电路的方框示意图。

图2为两个高速接口电路配合的方框示意图。

图3为本申请实施例提供的输入输出信号的占空比校准电路的电路示意图。

图4为本申请实施例提供的输入输出信号的占空比校准电路的过滤器滤波后的波形示意图。

图5为本申请实施例提供的输入输出信号的占空比校准电路的另一电路示意图。

图6为本申请实施例提供的输入输出信号的占空比校准电路的预驱动单元的电路示意图。

图7为一占空比未失调的波形示意图。

图8为一占空比失调的波形示意图。

主要元件符号说明：310-串行器；320-预驱动器；330-驱动器；340-过滤器；350-比较器；360-有限状态机；Dr1-第一预驱动单元；Dr2-第二预驱动单元；M1-第一晶体管；M2-第二晶体管；D1-第一二极管；D2-第二二极管；R1-第一电阻；R2-第二电阻；C1-第一电容；K-校准开关；Ms1-第一晶体管阵列；Ms2-第二晶体管阵列；M3-第三晶体管；M4-第四晶体管。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行描述。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

本申请实施例是为了解决现有技术中关于高速接口电路中的输出信号占空比失配的问题，首先，如图1所示，高速接口电路(SerDes)包括：时钟模块、发送模块及接收模块。

示例性地，该时钟模块包括：锁相环(phase locked loop，简称：PLL)。

示例性地，该锁相环可以利用相位同步产生的电压，去调谐振荡器以产生目标频率的负反馈控制系统。锁相环是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。

示例性地，发送模块包括：串行器(serializer)、预驱动器(Pre-driver)和驱动器(Driver)。

示例性地，该接收模块包括：接收器的模拟前端(ReceiverAFE),采样器(sampler),时钟相位调节器(clock phase adjustor),解串器(De-serializer)。其中，AFE表示模拟前端(analogfrontend)。

示例性地，图示中的发送模块包括发送接口(Tx_pad)用于与另一高速接口电路的接收模块连接。图1所示的实例中，接收模块包括接收接口(Rx_pad)，该接收接口用于与另一高速接口电路发送模块的发送接口连接。

示例性地，如图2所示，高速接口电路通常应用于不同芯片互联。第一高速接口电路SerDes1输入慢速并行Nbit(N可以是4/8/10/16)输入数据(inputdata)经过串行器转成高速串行数据，经过预驱动器、驱动器通过输入输出管脚送到芯片外。经过芯片外其他介质,比如cable/PCB/封装基板，传给第二高速接口电路SerDes2的接收器的模拟前端，该接收器的模拟前端将收到信号进行整形(改善信号质量)，然后被采样器进行采用，该采样器的采样时钟来源于时钟相位调节器。该采样器正确采样到的高速信号经过解串器后被转出并行的慢速时钟，从而输出N bit输出数据(output data)。并送给第二高速接口电路SerDes2的数字模块进行后续处理。

示例性地，该第一高速接口电路SerDes1的输入数据的长度取决于该第一高速接口电路SerDes1的标准，在此不再赘述。

示例性地，该时钟相位调节器可以是时钟恢复电路(clock data recovery，CDR)或者其他电路。

本实施例中，为了保证高速接口电路链路误码率(linkbiterrorratio)低，则需要高速接口电路的输入输出接口输出的信号眼开(eyeopening)越大。而眼开的大小依赖于发送模块的锁相环的输出时钟、预驱动器、驱动器的晶体管的不匹配(mismatch)导致的输入输出接口输出信号的占空比、芯片互联的介质、电源和地噪声等因素。

示例性地，即使串行器的输入时钟为50％的占空比，但发送模块中所包括的预驱动器、驱动器中的晶体管不匹配也可能会导致输入输出接口的输出信号的上升沿/下降沿(Tr/Tf)不匹配。最终，还是可能导致输出信号的占空比恶化。

基于上述研究，本申请实施例提供一种输入输出信号的占空比校准电路、高速接口电路、处理器及电子设备，通过改变预驱动器和驱动器的中的组件结构，从而改善由预驱动器、驱动器中的晶体管不匹配导致的输入输出信号占空比不均衡的问题。下面通过几个实施例进行描述。

实施例一

本申请实施例提供一种输入输出信号的占空比校准电路，如图3所示，该输入输出信号的占空比校准电路包括：串行器310、预驱动器320(pre-driver)、驱动器330(Driver)过滤器340、比较器350和有限状态机360。

本实施例中，该驱动器330包括第一晶体管M1和第二晶体管M2。

本实施例中，该串行器310的输出端与该预驱动器320的第一端连接；该预驱动器320的第二端与驱动器330的输入端连接。该驱动器330的输出端与该过滤器340的第一端连接；该过滤器340的第二端与该比较器350的第一输入端连接；该比较器350的输出端与该有限状态机360的第一端连接；该有限状态机360的第二端与该预驱动器320的第三端连接。

该比较器350的第二输入端用于连接一参考电压。

本实施例中，该第一晶体管M1的栅极和该第二晶体管M2的栅极作为驱动器330的输入端。该第一晶体管M1的漏极和该第二晶体管M2的漏极作为该驱动器330的输出端。

示例性地，该串行器310用于接收一时钟信号(CLK)，并将该时钟信号传输给预驱动器320，然后经过驱动器330、过滤器340、比较器350、有限状态机360。有限状态机360则可以输出控制信号，该控制信号调节预驱动器320的驱动力，从而改变驱动器330的第一晶体管M1、第二晶体管M2的门信号的上升或下降切换时间，从而实现占空比的调整。

本实施例中，驱动器330的第一晶体管M1用于辅助增大输出占空比。可选地，该第一晶体管M1可以是PMOS管。

本实施例中，驱动器330的第二晶体管M2用于辅助降低输出占空比。可选地，该第二晶体管M2可以是NMOS管。

本实施例中的滤波器用于对信号的电压进行调整。示例性地，如图4所示，当由于输入输出信号的上升沿较慢导致高电平的长度小于低电平的长度，也就是输入输出信号的占空比小于50％，此时，经过该过滤器340的滤波后的电压小于vref。当由于输入输出信号的下降沿较慢导致高电平的长度大于低电平的长度，也就是输入输出信号的占空比大于50％，此时，经过该过滤器340的滤波后的电压大于vref。

本实施例中，该比较器350用于将过滤器340滤波后的电压与参考电压vref进行比较。在一个实例中，该比较器350的第一输入端可以为同相输入端，该比较器350的第二输入端可以为反相输入端。该比较器350用于比较两个输入端的电压的大小，其中，通过输出电压的高或低电平，表示两个输入电压的大小关系。当同相输入端(+)电压高于反向输入端(-)时，该比较器350的输出端输出为高电平；当同相输入端(+)电压低于反向输入端(-)时，该比较器350的输出端输出为低电平。

本实施例中，过滤器340可以连接比较器350的同相输入端，也可以连接比较器350的反相输入端，也就是可以将比较器350的同相输入端作为第一输入端，也可以将反相输入端作为第一输入端，具体可以按照实际需求连接。

例如，在图3所示的实例中，该比较器350可以为同向比较器350，该比较器350的第一输入端为同相输入端，该过滤器340的第二端与该比较器350的同相输入端连接。在此实例中，当输入输出信号的高电平的长度小于低电平的长度，经过过滤器340的滤波后的电压大于vref，此时，比较器350的同相输入端(+)电压高于反向输入端(-)，该比较器350的输出端输出为高电平。当输入输出信号的高电平的长度大于低电平的长度，也就是输入输出信号的占空比小于50％，此时，经过过滤器340的滤波后的电压小于vref，此时，比较器350的同相输入端(+)电压低于反向输入端(-)时，该比较器350的输出端输出为低电平。

再例如，过滤器340连接该比较器350的反相输入端。在此实例中，当输入输出信号的高电平的长度大于低电平的长度，经过该过滤器340的滤波后的电压大于vref，此时，比较器350的同相输入端(+)电压低于反向输入端(-)，该比较器350的输出端输出为低电平。当输入输出信号的高电平的长度小于低电平的长度，也就是输入输出信号的占空比小于50％，此时，经过该过滤器340的滤波后的电压小于vref，此时，比较器350的同相输入端(+)电压高于反向输入端(-)时，该比较器350的输出端输出为高电平。

可选地，上述过滤器340的滤波后的电压也可以是其它值，但是与之对应的比较器350的输入参考电压的输入端输入的电压值也不同。示例性地，该比较器350的输入参考电压的输入端输入的电压值等于过滤器340的滤波后的电压临界值。该临界值可以是如上述实例所述的vref。

本实施例中，上述的有限状态机360中预设有限数量的状态，该有限状态机360可以在该有限数量的状态中切换，从而实现输出不同的控制信号给预驱动器320，以调节预驱动器320的驱动力。

示例性地，如图5所示，该过滤器340包括：校准开关K、第一电阻R1和第一电容C1。

示例性地，该校准开关K的第一端作为该过滤器340的第一端与该驱动器330的输出端连接，该校准开关K的第二端连接该第一电阻R1的第一端，该第一电阻R1的第二端连接该第一电容C1的第一端，该第一电容C1的第二端接地；该第一电阻R1的第二端作为该过滤器340的第二端与该比较器350的第一输入端连接；该校准开关K闭合时，启动输入输出信号的校准。

本实施例，该校准开关K闭合时，启动校准能信号，实现过滤器340对信号进行滤波处理，以开启信号占空比的校准。

在一种实施方式中，该预驱动器320包括：第一预驱动单元Dr1和第二预驱动单元Dr2。

示例性地，该第一预驱动单元Dr1的第一控制端和该第二预驱动单元Dr2的第一控制端作为该预驱动器320的第一端，与该串行器310的输出端连接；该第一预驱动单元Dr1的输出端和该第二预驱动单元Dr2的输出端作为该预驱动器320的第二端，其中，该第一预驱动单元Dr1的输出端与该第一晶体管M1的栅极连接，该第二预驱动单元Dr2的输出端与该第二晶体管M2的栅极连接；该第一预驱动单元Dr1的第二控制端和该第二预驱动单元Dr2的第二控制端作为该预驱动器320的第三端，与有限状态机360的第二端连接。

在一种实施方式中，如图6所示，该第一预驱动单元Dr1包括：第一晶体管阵列Ms1、第二晶体管阵列Ms2、第三晶体管M3和第四晶体管M4。

示例性地，该第三晶体管M3的栅极和第四晶体管M4的栅极作为该第一预驱动单元Dr1的第一控制端，与该串行器310的输出端连接。

示例性地，该第一晶体管阵列Ms1中的各个晶体管的栅极和该第二晶体管阵列Ms2中的各个晶体管的栅极作为该第一预驱动单元Dr1的第二控制端与该有限状态机360的第二端连接。

该第三晶体管M3的漏极和第四晶体管M4的漏极作为该第一预驱动单元Dr1的输出端与该第一晶体管M1的栅极连接。

在一种实施方式中，该第一晶体管阵列Ms1中的各个晶体管和该第三晶体管M3为PMOS管；该第二晶体管阵列Ms2中的各个晶体管和该第四晶体管M4为NMOS管。

本实施例中，该第一晶体管阵列Ms1中的多个PMOS管可以并列排列。其中，各个PMOS管的源极连接，并连接一电源；各个PMOS管的漏极相互依次连接，并与第三晶体管M3的源极连接。

本实施例中，该第二晶体管阵列Ms2中的多个NMOS管可以并列排列。其中，各个NMOS管的源极连接，并接地；各个NMOS管的漏极相互依次连接，并与第四晶体管M4的源极连接。

示例性地，该第二预驱动单元Dr2包括：第三晶体管阵列、第四晶体管阵列、第五晶体管和第六晶体管；

该第五晶体管的栅极和第六晶体管的栅极作为该第二预驱动单元Dr2的第一控制端，与该串行器310的输出端连接；

该第三晶体管阵列中的各个晶体管的栅极和该第四晶体管阵列中的各个晶体管的栅极作为该第二预驱动单元Dr2的第二控制端与该有限状态机360的第二端连接；

该第五晶体管的漏极和第六晶体管的漏极作为该第二预驱动单元Dr2的输出端与该第二晶体管M2的栅极连接。

在一种实施方式中，该第三晶体管阵列中的各个晶体管和该第五晶体管为PMOS管；该第四晶体管阵列中的各个晶体管和该第六晶体管为NMOS管。

本实施例中，该第三晶体管阵列中的多个PMOS管可以并列排列。其中，各个PMOS管的源极连接，并连接一电源；各个PMOS管的漏极相互依次连接，并与第五晶体管的源极连接。

本实施例中，该第四晶体管阵列中的多个NMOS管可以并列排列。其中，各个NMOS管的源极连接，并接地；各个NMOS管的漏极相互依次连接，并与第六晶体管的源极连接。

可选地，本实施例中的输入输出信号的占空比校准电路还可以包括：第一二极管D1和第二二极管D2。

示例性地，该第一二极管D1的负极连接一电源；该第一二极管D1的正极与该第二二极管D2的负极连接；该第一二极管D1的正极该过滤器340的第一端连接；该第二二极管D2的负极与该过滤器340的第一端连接；该第二二极管D2的正极接地。

本实施例中的第一二极管D1和第二二极管D2可以形成静电释放(Electro-Staticdischarge，简称：ESD)保护管。

可选地，本实施例中的输入输出信号的占空比校准电路还可以包括第二电阻R2；该第二电阻R2连接在驱动器330的输出端与过滤器340的第一端之间。如图5所示，也就是该第二电阻R2连接在该第一晶体管M1的漏极和该第二晶体管M2的漏极，与该过滤器340的第一端之间。

通过本实施例中的输入输出信号的占空比校准电路，能够实现对输入输出信号的占空比的校准，下面通过一个实例描述本实施例中的输入输出信号的占空比校准电路的校准过程。

示例性地，如果信号的上升沿/下降沿没有失调，输入输出信号的输出波形如图7所示。此时，波形的一段高电平和一段低电平的时长之和为T，其中大于vref的电平时长为50％T，其中小于vref的电平的时长为50％T，也就是输出波形占空比＝50％。此处，vref＝1/2(VH+VL)，VH表示输出信号高电平，VL为输出信号低电平。

示例性地，若电路中的晶体管失配，则可能还会导致上升沿/下降沿(Tr/Tf)的比例失衡，经过整个驱动链的传递，输入输出接口的波形可能如图8所示。示例性地，上升沿/下降沿的比例失衡可能存在两种情况，包括：如图8中的左图所示，高电平所占比例大于低电平所占比例，也就是电压大于参考电压vref时长大于电压小于参考电压vref时长，此时信号的占空比大于50％；如图8中的右图所示，上升沿所占比例小于下降沿所占比例，也就是电压大于参考电压vref时长小于电压小于参考电压vref时长，此时信号的占空比小于50％。

当输入输出信号呈图8所示的两种波形时，则可以启用本申请实施例提供的占空比校准电路进行校准。

首先，可以通过闭合过滤器340的校准开关K打开校准使能信号(calibrationenable)，然后过滤器340对信号波形进行滤波。

然后，通过比较器350比较过滤器340滤波后的波形和参考电压的大小。

示例性地，当信号占空比小于50％时，滤波后的波形小于vref,比较器350输出逻辑0到有限状态机360，有限状态机360输出控制信号调节预驱动器320的PMOS管或NMOS管驱动力,改变第一晶体管M1或第二晶体管M2的门(gate)信号上升下降的时机，使第一晶体管M1更早开启或者第二晶体管M2延迟开启，即输出信号提前上升或延迟下降，从而增大输出信号的占空比。

当信号占空比大于50％,滤波后的波形大于vref,比较器350输出逻辑1到有限状态机360，有限状态机360输出控制信号调节预驱动器320的PMOS管或NMOS管的驱动力,改变第一晶体管M1或第二晶体管M2的门信号上升下降的时机，使第一晶体管M1延迟开启或者第二晶体管M2提前开启，即输出信号延迟上升或提前下降，从而减小输出信号的占空比。

本实施例中，通过多次比较器350比较以及有限状态机360控制，调整预驱动器320上升沿和下降沿的时间延迟，最终将输出信号占空比较准至50％附近的一个值，从而实现信号占空比的校准。

本申请实施例中的输入输出信号的占空比校准电路，通过增设在预驱动器320和驱动器330所处的电路处增设的过滤器340、比较器350和有限状态机360的作用下，改变预驱动器320的驱动力，调整上升下降延迟，该晶体管上升沿/下降沿驱动失配产生的占空比失调，可以将高速接口电路中晶体管的上升沿/下降沿失配导致的输出信号占空比失配进行修正，改善输入输出接口的工作速率。

实施例二

本申请实施例提供一种高速接口电路，包括：时钟模块、发送模块及接收模块。

本实施例中的时钟模块包括：锁相环(phase locked loop，简称：PLL)。

本实施例中，发送模块包括上述的输入输出信号的占空比校准电路。

其中，输入输出信号的占空比校准电路中的驱动器包括第一晶体管和第二晶体管。

本实施例中的高速接口电路，锁相环输入的信号的时钟占空比不好的情况下，串行器输出信号占空比就会相应的被恶化。因此，在本申请实施例中的高速接口电路还可以包括占空比校准器(dutycyclecorrector)，该占空比校准器可以实现对锁相环输出的信号进行校准。

可选地，高速接口电路的接收模块的终端也可以也连接一个电阻，作为终端电阻。

通过上述终端电阻，可以实现提高阻抗匹配，从而改善输出信号的质量的效果。

关于本申请实施例的高速接口电路的示意图可以参阅图1、图3和图5所示的电路示意图。本申请实施例中的高速接口电路与图1所示的高速接口电路不同之处在于本申请的高速接口电路中还包括用于对信号的占空比进行校准的占空比校准器、占空比校准电路中的过滤器340、比较器350和有限状态机360等元件。因此，关于本申请实施例中的高速接口电路的其它细节可以参阅图1相关的文字描述和实施例一种关于占空比校准电路的描述，在此不再赘述。

本申请实施例中的输入输出信号的占空比校准电路所包含的有限状态机360、比较器350、过滤器340等较准电路可以和终端电阻的阻值较准分时共用，也可以减少增加额外的电路模块，减小高速接口电路的尺寸。

实施例三

本申请实施例还提供一种处理器，该处理器包括处理核心和高速接口电路。

其中，该处理核心可以用于处理获取的指令。

本实施例中的高速接口电路可以与实施例二提供的高速接口电路，关于本实施例中的高速接口电路其它细节可以参阅实施例二中的描述，在此不再赘述。

实施例四

本申请实施例还提供一种电子设备。本实施例中的电子设备可以包括存储器和处理器。

上述的存储器和处理器各元件相互之间直接或间接地电性连接，以实现数据的传输或交互。例如，这些元件相互之间可通过一条或多条通讯总线或信号线实现电性连接。上述的处理器用于执行存储器中存储的可执行模块。

其中，存储器可以是，但不限于，随机存取存储器(Random Access Memory，简称RAM)，只读存储器(Read Only Memory，简称ROM)，可编程只读存储器(Programmable Read-Only Memory，简称PROM)，可擦除只读存储器(Erasable Programmable Read-OnlyMemory，简称EPROM)，电可擦除只读存储器(Electric Erasable Programmable Read-OnlyMemory，简称EEPROM)等。其中，存储器用于存储有计算机程序，该处理器在接收到执行指令后，执行该计算机程序。

本实施例中的处理器与实施例三提供的处理器类似，关于本实施例中的处理器的其它细节可以参阅实施例三中的描述，在此不再赘述。

根据电子设备的不同需求，本实施例中的电子设备还可以包括其它组件。

例如，电子设备可以是笔记本。则本实施例中的电子设备还可以包括输入输出单元，该输入输出单元用于提供给用户输入数据。该输入输出单元可以是，但不限于，鼠标和键盘等。

再例如，电子设备可以是平板电脑。本实施例中的电子设备还可以包括上述的显示单元在电子设备与用户之间提供一个交互界面(例如用户操作界面)或用于显示图像数据给用户参考。在本实施例中，该显示单元可以是液晶显示器或触控显示器。若为触控显示器，其可为支持单点和多点触控操作的电容式触控屏或电阻式触控屏等。支持单点和多点触控操作是指触控显示器能感应到来自该触控显示器上一个或多个位置处同时产生的触控操作，并将该感应到的触控操作交由处理器进行计算和处理。

再例如，电子设备也可以是无人机。本实施例中的电子设备可以包括一定位系统和采集设备。该定位系统可以是全球定位系统、北斗卫星导航系统、欧盟的伽利略卫星导航系统、俄罗斯全球导航卫星系统等。该采集设备可以是视频采集设备、语音采集设备等。

以上该仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种输入输出信号的占空比校准电路，其特征在于，包括：串行器、预驱动器、驱动器、过滤器、比较器和有限状态机；

所述串行器的输出端与所述预驱动器的第一端连接；

所述驱动器包括第一晶体管和第二晶体管；

所述第一晶体管的栅极和所述第二晶体管的栅极作为所述驱动器的输入端与所述预驱动器的第二端连接；

所述第一晶体管的漏极和所述第二晶体管的漏极作为所述驱动器的输出端与所述过滤器的第一端连接；

所述过滤器的第二端与所述比较器的第一输入端连接；

所述比较器的输出端与所述有限状态机的第一端连接；

所述有限状态机的第二端与所述预驱动器的第三端连接；

所述预驱动器包括：第一预驱动单元和第二预驱动单元；

所述第一预驱动单元的第一控制端和所述第二预驱动单元的第一控制端作为所述预驱动器的第一端，与所述串行器的输出端连接；

所述第一预驱动单元的输出端和所述第二预驱动单元的输出端作为所述预驱动器的第二端，其中，所述第一预驱动单元的输出端与所述第一晶体管的栅极连接，所述第二预驱动单元的输出端与所述第二晶体管的栅极连接；

所述第一预驱动单元的第二控制端和所述第二预驱动单元的第二控制端作为所述预驱动器的第三端，与所述有限状态机的第二端连接；

其中，所述第一晶体管用于辅助增大输出占空比；所述第二晶体管用于辅助降低输出占空比。

2.根据权利要求1所述的输入输出信号的占空比校准电路，其特征在于，所述过滤器包括：校准开关、第一电阻和第一电容；

所述校准开关的第一端作为所述过滤器的第一端与所述驱动器的输出端连接，所述校准开关的第二端连接所述第一电阻的第一端，所述第一电阻的第二端连接所述第一电容的第一端，所述第一电容的第二端接地；

所述第一电阻的第二端作为所述过滤器的第二端与所述比较器的第一输入端连接；

所述校准开关闭合时，启动输入输出信号的校准。

3.根据权利要求1所述的输入输出信号的占空比校准电路，其特征在于，所述第一预驱动单元包括：第一晶体管阵列、第二晶体管阵列、第三晶体管和第四晶体管；

所述第三晶体管的栅极和第四晶体管的栅极作为所述第一预驱动单元的第一控制端，与所述串行器的输出端连接；

所述第一晶体管阵列中的各个晶体管的栅极和所述第二晶体管阵列中的各个晶体管的栅极作为所述第一预驱动单元的第二控制端与所述有限状态机的第二端连接；

所述第三晶体管的漏极和第四晶体管的漏极作为所述第一预驱动单元的输出端与所述第一晶体管的栅极连接。

4.根据权利要求1所述的输入输出信号的占空比校准电路，其特征在于，所述第二预驱动单元包括：第三晶体管阵列、第四晶体管阵列、第五晶体管和第六晶体管；

所述第五晶体管的栅极和所述第六晶体管的栅极作为所述第二预驱动单元的第一控制端，与所述串行器的输出端连接；

所述第三晶体管阵列中的各个晶体管的栅极和所述第四晶体管阵列中的各个晶体管的栅极作为所述第二预驱动单元的第二控制端与所述有限状态机的第二端连接；

所述第五晶体管的漏极和所述第六晶体管的漏极作为所述第二预驱动单元的输出端与所述第二晶体管的栅极连接。

5.根据权利要求1所述的输入输出信号的占空比校准电路，其特征在于，还包括：第一二极管和第二二极管；

所述第一二极管的负极连接一电源；

所述第一二极管的正极与所述第二二极管的负极连接；

所述第一二极管的正极与所述过滤器的第一端连接；

所述第二二极管的负极与所述过滤器的第一端连接；

所述第二二极管的正极接地。

6.根据权利要求1所述的输入输出信号的占空比校准电路，其特征在于，还包括第二电阻；

所述第二电阻连接在所述驱动器的输出端与所述过滤器的第一端之间。

7.根据权利要求1所述的输入输出信号的占空比校准电路，其特征在于，所述比较器为同向比较器，所述比较器的第一输入端为同相输入端，所述过滤器的第二端与所述比较器的同相输入端连接。

8.一种高速接口电路，其特征在于，包括：权利要求1-7任意一项所述的输入输出信号的占空比校准电路。

9.一种处理器，其特征在于，包括：权利要求8所述的高速接口电路。

10.一种电子设备，其特征在于，包括：

权利要求9所述的处理器；

存储器，所述存储器存储有所述处理器可执行的机器可读指令。

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