JP2007043622A - クロック発生装置 - Google Patents

Abstract

【課題】遅延回路により、１/2N（Nは正の整数）周期遅延させたN個のクロックの排他的論理和をとることでN逓倍クロックを発生する従来技術では、プロセスのバラツキにより遅延回路の遅延値が変動し、N逓倍クロックのジッタやデューティ劣化するなどの問題があった。
【解決手段】本発明では外部よりあらかじめ1/2N（Nは正の整数）周期遅延させた信号を入力することで、半導体製造プロセスのバラツキによる遅延回路の遅延変動は発生しない。したがって、排他的論理和により生成されるN逓倍クロックはジッタやデューティ劣化を低減でき、高精度なN逓倍クロックを生成できる。また、N逓倍クロックを半導体集積回路の外部に出力し、周波数のバラツキやデューティ劣化量を計算し、入力信号の入力タイミング及びデューティを調整することで高精度なN逓倍クロックを供給する。
【選択図】 図１２

Description

本発明は、半導体集積回路の外部から入力されるクロック周波数より速い周波数のクロックを生成し、前記クロックのジッタ及びデューティ比を改善する技術及び前記クロックによって動作する回路を含む半導体集積回路に関するものである。

従来のクロック発生装置は、半導体集積回路の外部から入力されるクロック信号をN個に分割し、分割されたN個のクロック信号を遅延回路により１/2N（Nは正の整数）周期遅延させ、遅延したN個のクロックの排他的論理和をとることでN逓倍クロックを生成させている（例えば、特許文献１参照。）。
特開平１１−２５５１０７号公報（第１−６頁、第八図）

従来の技術では、半導体製造プロセスのバラツキにより遅延回路の遅延値が変動し、N逓倍クロックの生成に必要な遅延量である1/2N（Nは正の整数）周期を得ることが困難であった。そのため排他的論理和により生成されるN逓倍クロックはジッタやデューティ劣化するなどの問題があった。

本発明は以上の課題を解決することを目的としてなされたものであり、遅延回路を使用するのではなく、外部よりクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号を入力し、排他的論理和をとることにより動作周波数がN倍となるクロックを生成する。前記方法により得られたN逓倍クロックを半導体集積回路の外部に出力し、周波数のバラツキやデューティ劣化量を計算し、入力信号の入力タイミング及びデューティを調整することで高精度なN逓倍クロックを供給する。さらに、排他的論理和の入力信号のIOまたはN逓倍クロックもしくはその両方の出力IOを他の信号と電源分離し、N逓倍クロック生成に無関係である信号が動作したことによるノイズ等を受けないようにする技術や、N逓倍クロックの外部出力を観測し、N逓倍クロックのデューティ最適化が完了するまで内部へのクロック供給、その他IOの動作を停止するなどの技術により高精度なN逓倍クロックを供給する。具体的には以下の構成としている。
請求項１記載の発明においては、半導体集積回路に入力するクロック信号を生成する装置と、前記装置により生成されたクロックに対して1/2N（Nは正の整数）周期遅延させたクロック信号を生成する装置と、両信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とする。

上記構成により、以下の作用がなされる。
半導体集積回路に入力するクロック信号を生成する。前記装置により生成されたクロックに対して1/2N（Nは正の整数）周期遅延させたクロック信号を生成する。両信号の排他的論理和を出力する。
請求項２記載の発明においては、請求項１のクロック信号を半導体集積回路の外部に出力する装置と、前記出力クロック信号のデューティ比を算出する装置と、前記装置により得られたデューティ比が基準を満たしているか否か判定する装置と、前記装置によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項１のクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号を半導体集積回路の外部に出力する装置と、前記出力クロック信号のデューティ比を算出する装置と、前記装置により得られたデューティ比が基準を満たしているか否か判定する装置と、前記装置によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、前記補正が行われた新たな両クロック信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とする。
上記構成により、以下の作用がなされる。
請求項１のクロック信号を半導体集積回路の外部に出力する。前記出力クロック信号のデューティ比を算出する。前記算出により得られたデューティ比が基準を満たしているか否か判定する。前記判定によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項１のクロック信号のデューティ比を補正する。前記補正により得られた新たなクロック信号を生成する。請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号を半導体集積回路の外部に出力する。前記出力クロック信号のデューティ比を算出する。前記算出により得られたデューティ比が基準を満たしているか否か判定する。前記判定によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号のデューティ比を補正する。前記装置により得られた新たなクロック信号を生成する。前記補正が行われた新たな両クロック信号の排他的論理和を出力する。

請求項３記載の発明においては、請求項１の排他的論理装置の結果を外部に出力する装置と、前記出力クロック信号の周期を測定する装置と、前記装置により得られた周期が基準を満たしているかどうか判定する装置と、前記装置により周期が基準を満たしていないと判断された場合に出力クロック信号の周期が基準を満たすように請求項１のクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、前記補正が行われた新たなクロック信号と請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とする。

上記構成により、以下の作用がなされる。
請求項１の排他的論理装置の結果を外部に出力する。前記出力クロック信号の周期を測定する。前記測定により得られた周期が基準を満たしているかどうか判定する。前記判定により周期が基準を満たしていないと判断された場合に出力クロック信号の周期が基準を満たすように請求項１のクロック信号のデューティ比を補正する。前記補正により得られた新たなクロック信号を生成する。前記補正が行われた新たなクロック信号と請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号の排他的論理和を出力する。

請求項４記載の発明においては、請求項１の排他的論理装置の結果をN分周する装置と、前記装置の出力クロック信号を外部に出力する装置と、前記出力クロック信号のデューティ比を測定する装置と、前記装置により得られたデューティ比が基準を満たしているかどうか判定する装置と、前記装置によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号の周期が基準を満たすように請求項１のクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、前記補正が行われた新たなクロック信号と請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とする。

上記構成により、以下の作用がなされる。

請求項１の排他的論理装置の結果をN分周する。前記分周信号の出力クロック信号を外部に出力する。前記出力クロック信号のデューティ比を測定する。前記測定により得られたデューティ比が基準を満たしているかどうか判定する。前記判定によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号の周期が基準を満たすように請求項１のクロック信号のデューティ比を補正する。前記補正により得られた新たなクロック信号を生成する。前記補正が行われた新たなクロック信号と請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号の排他的論理和を出力する。

請求項５記載の発明においては、請求項３または４のクロック発生装置において生成された新たなクロック信号を1/2N（Nは正の整数）周期遅延させる装置と、請求項３または４のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号の遅延値を０とする装置と、請求項３または４の装置とを有していることを特徴とする。

上記構成により、以下の作用がなされる。

請求項３または４のクロック発生装置において生成された新たなクロック信号を1/2N（Nは正の整数）周期遅延させる。請求項３または４のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号の遅延値を０とする。請求項３または４の処理を行う。

請求項６記載の発明においては、請求項１のクロック信号を生成する装置と、半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号を生成する装置と、前記両信号の排他的論理和を出力する排他的論理和装置と、排他的論理装置の結果を外部に出力する装置と、出力されたクロックの周期を測定する装置と、前記周期を記憶する記憶装置と、前記半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号の位相を時刻t秒(tは正の小数)ずらして半導体集積回路へ入力するクロック信号を生成する装置と、前記処理を出力クロック周期が０となる時刻を２回記憶するまで繰り返す装置と、前記クロック周期が０となる２つの時刻の和の1/2の時刻クロック信号と位相をずらしたクロック信号を生成する装置とを有していることを特徴とする。
上記構成により、以下の作用がなされる。
請求項１のクロック信号を生成する。半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号を生成する。前記両信号の排他的論理和を出力する。排他的論理和の結果を外部に出力する。出力されたクロックの周期を測定する。前記周期を記憶する。前記半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号の位相を時刻t秒(tは正の小数)ずらして半導体集積回路へ入力するクロック信号を生成する。前記処理を出力クロック周期が０となる時刻を２回記憶するまで繰り返す。前記クロック周期が０となる２つの時刻の和の1/2の時刻クロック信号と位相をずらしたクロック信号を生成する。
請求項７記載の発明においては、請求項１のクロック信号を生成する装置と、半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号を生成する装置と、前記両信号の排他的論理和を出力する排他的論理和装置と、排他的論理装置の結果の周波数を1/2にする分周装置と、前記分周装置の結果を外部に出力する装置と、出力されたクロックのデューティ比を測定する装置と、前記デューティ比を記憶する記憶装置と、前記半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号の位相を時刻t秒(tは正の小数)ずらして半導体集積回路へ入力するクロック信号を生成する装置と、前記処理を出力クロックのデューティ比が０もしくは１００％となる時刻を２回記憶するまで繰り返す装置と、前記クロックデューティ比が０もしくは１００％となる２つの時刻の和の1/2の時刻だけクロック信号と位相をずらしたクロック信号を生成する装置とを有していることを特徴とする。
上記構成により、以下の作用がなされる。
請求項１のクロック信号を生成する。半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号を生成する。前記両信号の排他的論理和を出力する。排他的論理装置の結果の周波数を1/2にする。前記周波数が1/2の信号を外部に出力する。出力されたクロックのデューティ比を測定する。前記デューティ比を記憶する。前記半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号の位相を時刻t秒(tは正の小数)ずらして半導体集積回路へ入力するクロック信号を生成する。前記処理を出力クロックのデューティ比が０もしくは１００％となる時刻を２回記憶するまで繰り返す。前記クロックデューティ比が０もしくは１００％となる２つの時刻の和の1/2の時刻だけクロック信号と位相をずらしたクロック信号を生成する。

請求項８記載の発明においては、請求項１のクロック発生装置においてクロック信号及びもう一つのクロック信号が排他的論理和装置に到達するまでにデューティ劣化する量を静的タイミング検証結果より算出する装置と、前記装置により得られた結果から排他的論理和装置に到達したときの信号のデューティ比が基準を満たすようクロック信号及びもう一つのクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、前期補正後の両信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とする。
上記構成により、以下の作用がなされる。

請求項１のクロック発生装置においてクロック信号及びもう一つのクロック信号が排他的論理和装置に到達するまでにデューティ劣化する量を静的タイミング検証結果より算出する。前記算出により得られた結果から排他的論理和装置に到達したときの信号のデューティ比が基準を満たすようクロック信号及びもう一つのクロック信号のデューティ比を補正する。前記補正により得られた新たなクロック信号を生成する。前期補正後の両信号の排他的論理和を出力する。

請求項９記載の発明においては、請求項１のクロック発生装置を内蔵する半導体集積回路において外部から入力されるクロック信号とクロック信号の周期を1/2N（Nは正の整数）ずらしたもう一つのクロック信号の入力IOのみの電圧を決定する電源装置と、前記信号以外の他の信号のみの電圧を決定する電源装置と、請求項１の２つのクロック信号の電源電圧をデューティ劣化が最も小さい電圧条件に設定する装置とを有していることを特徴とする。
上記構成により、以下の作用がなされる。
請求項１のクロック発生装置を内蔵する半導体集積回路において外部から入力されるクロック信号とクロック信号の周期を1/2N（Nは正の整数）ずらしたもう一つのクロック信号の入力IOのみの電圧を決定する。前記信号以外の他の信号のみの電圧を決定する。請求項１の２つのクロック信号の電源電圧をデューティ劣化が最も小さい電圧条件に設定する。
請求項１０記載の発明においては、請求項２から６のクロック発生装置の出力クロック信号の出力IOのみの電圧を決定する電源装置と、出力クロック信号の電源電圧をデューティ劣化が最も小さい電圧条件に設定する装置とを有していることを特徴とする。

上記構成により、以下の作用がなされる。
請求項２から６のクロック発生装置の出力クロック信号の出力IOのみの電圧を決定する。出力クロック信号の電源電圧をデューティ劣化が最も小さい電圧条件に設定する。

請求項１１記載の発明においては、請求項１のクロック発生装置においてクロック信号のデューティ比を補正する時に半導体集積回路内で生成されるN逓倍クロックの内部回路への供給を停止する装置と、クロック信号のデューティ比補正後にクロック停止を解除する装置とを有していることを特徴とする。

上記構成により、以下の作用がなされる。

請求項１のクロック発生装置においてクロック信号のデューティ比を補正する時に半導体集積回路内で生成されるN逓倍クロックの内部回路への供給を停止する。クロック信号のデューティ比補正後にクロック停止を解除する。

請求項１２記載の発明においては、請求項１のクロック発生回路においてクロック信号のデューティを補正する時に入力及び出力信号をHまたはL固定する装置と、クロック信号のデューティ比補正後に出力信号のHまたはLを固定解除する装置とを有していることを特徴とする。

上記構成により、以下の作用がなされる。
請求項１のクロック発生回路においてクロック信号のデューティを補正する時に入力及び出力信号をHまたはL固定する。クロック信号のデューティ比補正後に出力信号のHまたはLを固定解除する。

請求項１３記載の発明においては、請求項１のクロック発生装置において出力クロック信号の周波数またはDUTYを測定する際に出力クロック信号以外の出力信号の変化量に応じて複数の時刻にて測定する装置と、複数測定された結果の平均値を算出する装置と、前記結果よりクロック信号またはクロック信号の周期を1/2N（Nは正の整数）ずらしたもう一つのクロック信号のデューティ比を補正する。

上記構成により、以下の作用がなされる。

請求項１のクロック発生装置において出力クロック信号の周波数またはDUTYを測定する際に出力クロック信号以外の出力信号の変化量に応じて複数の時刻にて測定する。複数測定された結果の平均値を算出する。前記結果よりクロック信号またはクロック信号の周期を1/2N（Nは正の整数）ずらしたもう一つのクロック信号のデューティ比を補正する。

従来の技術では、半導体製造プロセスのバラツキにより遅延回路の遅延値が変動し、N逓倍クロックの生成に必要な遅延量である1/2N（Nは正の整数）周期を得ることが困難であった。そのため排他的論理和により生成されたN逓倍クロックはジッタやデューティ劣化するなどの問題があった。しかしながら、本発明では外部より予め1/2N（Nは正の整数）周期遅延させた信号を入力しているため、半導体製造プロセスのバラツキによる遅延回路の遅延変動は発生しない。したがって、排他的論理和により生成されるN逓倍クロックはジッタやデューティ劣化を低減でき、高精度なN逓倍クロックを生成できる。また、N逓倍クロックを半導体集積回路の外部に出力し、周波数のバラツキやデューティ劣化量を計算し、入力クロック信号の入力タイミング及びデューティを調整することで高精度なN逓倍クロックを供給する。さらに、排他的論理和の入力信号のIOやN逓倍クロックもしくはその両方の出力IOを他の信号の電源と分離し、信号の変動によって発生するノイズ等の影響を受けないようにする手段や、N逓倍クロックの外部出力を観測し、N逓倍クロックの最適化が完了するまでクロックを停止する手段やその他IOの動作を停止するなどの手段により高精度なN逓倍クロックを供給する。

以下、本発明を、その実施の形態に基づいて、図を参照しつつ説明する。
図１は本発明に係るクロック発生回路の第１の実施の形態の構成図である。本実施形態は、代表例として２逓倍する構成の回路を示す。
図１において、１０１は、半導体集積回路を制御する制御装置である。１０２は、２逓倍クロック生成回路を有する半導体集積回路である。１１１は、半導体集積回路に入力するクロック信号を生成する回路であり、生成されるクロックを以後、基準クロックと呼ぶことにする。１１２は、基準クロックに対して1/4周期遅延させたクロック信号を生成する回路であり、生成されるクロックを以後、イネーブルクロックと呼ぶことにする。１１３は、基準クロックとイネーブルクロックにより２逓倍クロックを生成する排他的論理和回路である。１２１は、基準クロックの信号線、１２２はイネーブルクロックの信号線である。尚、排他的論理和回路の回路構成そのものは、周知の技術であるため、その説明は省略する
以上のように構成された第１の実施の形態のクロック発生回路について、以下、その動作を説明する。
図１の１１１より生成された基準クロックと１１２より生成された基準クロックに対して1/4周期遅延させたイネーブルクロック信号は１０１の制御装置より出力され、１２１及び１２２の信号線より半導体集積回路に入力される。入力された２つのクロック信号は排他的論理和をとる。すると、排他的論理和回路からの出力信号は、図２に示すように、入力信号のちょうど２倍の周期をもった信号となっており、２つのクロックの高電位、低電位の組み合わせにより、高電位、低電位もしくは低電位、高電位の組み合わせのときに
出力は高電位であり、高電位、高電位もしくは低電位、低電位のときに出力は低電位となる。つまり、入力クロック信号の２逓倍クロック信号が生成されたことになる。

また、基準クロックの1/4の遅延信号の排他的論理和を考えたが、半導体集積回路の入力クロック信号をもう１つ増やし1/6ずつ位相をずらした場合は3逓倍クロックを生成でき、つまり、基準クロックに対して周期を1/2N（Nは正の整数）位相をずらした信号をN個もつことでN逓倍クロックが実現可能である。
図３は本発明に係るクロック発生回路の第２の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を２逓倍する構成の回路を示す。
図３において、３０１及び３０２は、入力されたクロック信号のデューティ比を測定し、予め設定した基準を満たしているかどうか判定する回路である。３０３及び３０４は３０１及び３０２にてデューティ比が基準を満たしていないと判定された場合に、デューティ比が基準を満たすための補正値を算出する回路である。３１１は半導体集積回路に入力された基準クロックを外部に出力した基準クロックの信号線である。３１２は半導体集積回路に入力されたイネーブルクロックを外部に出力したイネーブルクロックの信号線である。３１３は、１１３の排他的論理和回路の出力信号であり２逓倍クロックの信号線である。３２１は３１３の２逓倍クロックに基づき動作する信号処理回路である。
以上のように構成された第２の実施の形態のクロック発生回路について、以下、その動作を説明する。

図３の１１１より生成された基準クロックは制御回路１０１から出力され、半導体集積回路１０２へ入力される。また、図３の１１２より生成されたイネーブルクロックは制御回路１０１から出力され、半導体集積回路１０２へ入力される。両クロック信号は半導体集積回路１０２へ入力後、排他的論理和回路に入力される前に半導体集積回路１０２の外部へ出力される。出力された両クロック信号は再び制御回路に入力される。入力されたクロック信号はそれぞれデューティ判定回路３０１及び３０２に入力される。３０１及び３０２ではデューティ比が予め設定された基準を満たしているか否かを判定する。デューティ比の基準を満たしていなかった場合、３０３及び３０４にてデューティ比が基準を満たすための補正値を算出する。算出された補正値に基づき１１１及び１１２にてデューティ比の補正を行った新たなクロック信号が生成される。以上の処理がデューティ比の基準を満たすまで行われる。
図４に半導体集積回路１０２に入力される基準クロック、イネーブルクロック、半導体集積回路１０２より出力される基準クロック、イネーブルクロック、半導体集積回路内で生成される２逓倍クロックのタイミング図を示す。左側が両クロックのデューティ比を補正する前、右側が両クロックのデューティ比を補正した後のタイミングを示している。尚、一般的に半導体回路の内部には遅延が存在するが、説明を簡単にするため信号の遅延を無視したタイミング図を記載している。図４は入力IOの立下り遅延量と立ち上がり遅延量の違いにより基準クロックのデューティがΔt1、イネーブルクロックのデューティがΔt2悪化した場合を想定している。両クロック信号がデューティ劣化したまま排他的論理和回路１１３に到達した場合、図４の補正前の２逓倍クロックに示すとおり、クロック周期及びデューティは基準クロックを２逓倍したものと異なっていることが分かる。本発明では入力信号のデューティ劣化を改善するため、半導体集積回路より出力された基準信号及びイネーブル信号を再び制御装置に戻している。図４のタイミング図における半導体集積回路より出力された基準クロック及びイネーブルクロックがそれぞれ３０１及び３０２に入力された場合、例えばデューティ比の基準を50%とするとΔt1、Δt2だけ基準を満たしていないこととなり３０３及び３０４にて補正値が算出される。算出結果に基づき１１１及び１１２のクロック生成回路にて図４の補正後の基準クロック及びイネーブルクロックが生成される。新たに生成された両クロック信号は再び入力IOでH幅を伸張するが、図４に示すとおり出力で見た場合、デューティ比は50%となる。出力された両信号が排他的論理和回路の入力に到達した場合、２逓倍クロックの周期及びデューティ比は改善され所望の２逓倍クロックを得ることが可能となる。
図５は、本発明に係る半導体集積回路の第２の実施の形態のフローチャートを示しおり、より詳細な動作ついて説明する。図５の５０１は信号処理開始のステップ、５０２は電源を立ち上げるステップ、５０３は信号を設定するステップ、５０４は基準クロック及びイネーブルクロックを半導体集積回路に入力し２逓倍クロックを生成するステップ、５０５はクロック信号のデューティを測定するステップ、５０６はデューティ比が５０％すなわちL幅とH幅の差が０となっているか判定するステップ、５０７はクロックデューティの補正値を算出するステップ、５０８は基準クロック信号及びイネーブル信号のデューティを補正するステップ、５０９はクロック信号以外で信号処理に必要となる信号を設定するステップ、５１０は基準クロック及びイネーブルクロックを半導体集積回路に入力し２逓倍クロックの生成や信号処理に必要となる信号を生成するステップ、５１１は信号処理を行うステップ、５１２は電源を立ち下げるステップ、５１３は信号処理を終了するステップである。
以上のように構成された第２の実施の形態のクロック発生回路について、以下、その動作を説明する。
図５のステップ５０１において信号処理を開始する。ステップ５０２において電源を立ち上げる。ステップ５０３においてクロック信号の設定、例えば周波数及びデューティを決定する。ステップ５０４は基準クロック及びイネーブルクロックを半導体集積回路に入力し２逓倍クロックを生成する。ステップ５０５は半導体集積回路の出力する基準クロック及びイネーブルクロックのデューティの測定すなわちH幅及びL幅を測定する。例えば図４のタイミング図のように半導体集積回路の出力する基準クロックのH幅をtH1、L幅をtL1、イネーブルクロックのH幅をtH2、L幅をtL2とする。ステップ５０５ではtH1,tL1,tH2,tL2を測定する。ステップ５０６はデューティ比が５０％すなわちtL1−tH1=0、tL2−tH2=0となっているかを判定する。図４の補正前のクロック信号は基準を満たしていないためステップ５０７へ進む。ステップ５０７では図４のΔt1,Δt2を算出する。ステップ５０８は補正後のクロック信号のH幅及びL幅を算出する。ステップ５０８の算出結果に基づき再度ステップ５０３にて基準クロック及びイネーブルクロックの周波数及びデューティを設定し、ステップ５０４にて両信号を半導体集積回路に入力することで２逓倍クロックを生成する。ステップ５０５でクロックデューティを測定し、ステップ５０６にて再度デューティ比が５０％すなわちtL1−tH1=0、tL2−tH2=0となっているかを判定する。補正を行った後は図４のタイミング図に示すように出力クロックのデューティは５０％となり、次のステップ５０９へ進む。ステップ５０９ではクロック信号と、それ以外で信号処理に必要となる信号を設定する。ステップ５１０では基準クロック及びイネーブルクロックを半導体集積回路に入力し、２逓倍クロックの生成や信号処理で使用する信号を生成する。ステップ５１１では２逓倍クロックに同期して信号処理が行われる。ステップ５１２では電源を立ち下げ、５１３にて信号処理を終了する。
以上のように本発明では高精度な２逓倍クロックを生成し信号処理を実現できる。また、半導体集積回路の処理として信号処理を例として説明したが、他の処理でも同様に実現可能であり有効である。
図６は本発明に係る半導体集積回路の第３の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を２逓倍する構成の回路を示す。
図６において、６０１は、半導体集積回路に集積された排他的論理和回路の出力である２逓倍クロックの奇数番目のクロック周波数と偶数版目のクロック周波数を測定し、クロック周波数が予め設定された基準を満たしているかどうか判定する回路である。６０２は、６０１にて周波数が基準を満たしていないと判定された場合に、周波数が基準を満たすための補正値を算出する回路である。６１１は、半導体集積回路に集積された排他的論理和回路の出力である２逓倍クロックの信号線である。
以上のように構成された第３の実施の形態のクロック発生回路について、以下、その動作を説明する。

図６の１１１より生成された基準クロックは制御回路１０１から出力され、半導体集積回路１０２へ入力される。また、図６の１１２より生成されたイネーブルクロックは制御回路１０１から出力され、半導体集積回路１０２へ入力される。両クロック信号は半導体集積回路１０２に入力後、排他的論理和回路１１３にて排他的論理和をとり２逓倍クロックを生成する。生成された２逓倍クロックは半導体集積回路より出力される。出力された２逓倍クロックは制御装置１０１の６０１にて周波数を測定される。周波数が予め設定された基準を満たしていなかった場合、６０２において基準クロックの補正値を算出する。算出された補正値に基づき１１１にてデューティ補正を行った新たなクロック信号が生成される。以上の処理が周波数の基準を満たすまで行われる。
図７に半導体集積回路１０２に入力される基準クロック、イネーブルクロック、排他的論理和回路の入力である半導体集積回路内の基準クロック、イネーブルクロック、半導体集積回路１０２にて生成される２逓倍クロック及び前記クロックの出力のタイミング図を示す。左側が両クロックのデューティを補正する前、右側が両クロックのデューティを補正した後のタイミングを示している。尚、一般的に半導体回路内部には遅延が存在するが、説明を簡単にするため信号の遅延を無視したタイミング図を記載している。図７は入力IOの立下り遅延量と立ち上がり遅延量の違いにより基準クロックのデューティがΔto悪化した場合を想定している。両クロック信号がデューティ劣化したまま排他的論理和回路１１３に到達した場合、図７の補正前の２逓倍クロックに示すとおり、クロック周期及びデューティは基準クロックを２逓倍したものと異なっていることが分かる。本発明では２逓倍クロックの周波数及びデューティを改善するため、半導体集積回路より出力された２逓倍クロックを再び制御装置に戻している。図７のタイミング図における半導体集積回路より出力された２逓倍クロックがそれぞれ６０１に入力された場合、例えば周波数の基準を200MHz（ここで基準クロックの周波数は100MHz）とするとΔtoだけ基準を満たしていないこととなり６０２にて補正値が算出される。算出結果に基づき１１１のクロック生成回路にて図７の補正後の基準クロックが生成される。新たに生成された基準クロック信号は再び入力IOでH幅を伸張するが、図７に示すとおり排他的論理和の入力で基準クロックを見た場合、デューティ比は50%となる。したがって排他的論理和の結果である２逓倍クロックの周期及びデューティ比は改善され所望の２逓倍クロックを得ることが可能となる。
図８は、本発明に係る半導体集積回路の第３の実施の形態のフローチャートを示しおり、より詳細な動作ついて説明する。
図８の５０１〜５０４、５０９〜５１３の説明は、第２の実施形態で述べているので省略する。８０５は、２逓倍クロックの奇数版目の周期と偶数版目の周期を測定するステップ、８０６は基準が満たしているかどうか判定するステップ、８０７はクロックデューティの補正値を算出するステップ、８０８は基準クロック信号のデューティ比を補正するステップである。
以上のように構成された第３の実施の形態のクロック発生回路について、以下、その動作を説明する。
図８のステップ８０５は、半導体集積回路の出力する２逓倍クロックの奇数番目の周期及び偶数番目の周期を測定する。例えば図７のタイミング図のように半導体集積回路の出力する２逓倍クロックの奇数番目の周期をto1、偶数番目の周期をto2とする。ステップ８０５ではto1及びto2を測定する。ステップ８０６にて例えば基準を基準クロック100MHzの半分の周波数200MHzとした場合、言い換えればto1とto2が一致することを基準としても同様である。すなわちto2−to1=0となっているかを判定する。図８の補正前の２逓倍クロックは基準を満たしていないためステップ８０７へ進む。ステップ８０７では図７のΔtoを算出する。ステップ８０８は、補正後のクロック信号のH幅及びL幅を算出する。ステップ８０８の算出結果に基づき再度ステップ５０３にて基準クロック及びイネーブルクロックのデューティ比を設定し、ステップ５０４にて両信号を半導体集積回路に入力することで２逓倍クロックを生成する。ステップ８０５でクロックデューティを測定し、ステップ８０６にて再度、to2−to1=0となっているかを判定する。補正を行った後は図７のタイミング図に示すように所望の２逓倍クロックが得られており、次のステップ５０９へ進む。
以上のように本発明では半導体集積回路の内部にて２逓倍クロックの生成に必要となる基準クロックのデューティ比が変わったとしても高精度な２逓倍クロックを生成することができる。
図９は本発明に係る半導体集積回路の第４の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を２逓倍する構成の回路を示す。
図９において、９０１は、半導体集積回路に集積された排他的論理和回路の出力である
２逓倍クロックを分周したクロックのデューティ比を測定し、デューティ比が予め設定された基準を満たしているかどうか判定する回路である。９０２は、９０１にてデューティ比が基準を満たしていないと判定された場合に、デューティ比が基準を満たすための補正値を算出する回路である。９０３は、排他的論理和回路より出力された信号の周波数を1/2にする分周回路である。９１１は、分周回路９０３の出力である分周クロックの信号線である。
以上のように構成された第４の実施の形態のクロック発生回路について、以下、その動作を説明する。

図９の１１１より生成された基準クロックは制御回路１０１から出力され、半導体集積回路１０２へ入力される。また、図９の１１２より生成されたイネーブルクロックは制御回路１０１から出力され、半導体集積回路１０２へ入力される。両クロック信号は半導体集積回路１０２に入力後、排他的論理和回路１１３にて排他的論理和をとり、２逓倍クロックを生成する。生成された２逓倍クロックは分周回路９０３にて分周され、半導体集積回路の外部へ出力される。出力された分周クロックは制御装置１０１の９０１にてデューティ比を測定される。デューティ比が予め設定された基準を満たしていなかった場合、９０２にてデューティ比が基準を満たすための補正値を算出する。算出された補正値に基づき１１１にてデューティの補正を行った新たなクロック信号が生成される。以上の処理がデューティ比の基準を満たすまで行われる。
図１０に半導体集積回路１０２に入力される基準クロック、イネーブルクロック、排他的論理和回路の入力である半導体集積回路内の基準クロック、イネーブルクロック、半導体集積回路１０２にて生成される２逓倍クロック及び前記クロックの分周後のクロック信号のタイミング図を示す。左側が両クロックのデューティを補正する前、右側が基準クロックのデューティを補正した後のタイミングを示している。尚、一般的に半導体回路内部には遅延が存在するが、説明を簡単にするため信号の遅延を無視したタイミング図を記載している。図１０は入力IOの立下り遅延量と立ち上がり遅延量の違いにより基準クロックのデューティがΔto悪化した場合を想定している。基準クロックがデューティ劣化したまま排他的論理和回路１１３に到達した場合、図１０の補正前の２逓倍クロックに示すとおり、クロック周期及びデューティ比は基準クロックを２逓倍したものと異なっていることが分かる。本発明では２逓倍クロックの周波数及びデューティを改善するため、半導体集積回路より出力された分周クロックを再び制御装置に戻している。図１０のタイミング図における半導体集積回路より出力された分周クロックが９０１に入力された場合、例えばデューティ比の基準を５０％とするとΔtoの劣化分、基準を満たしていないこととなる。したがって、９０２にて補正値が算出される。算出結果に基づき１１１のクロック生成回路にて図１０の補正後の基準クロックが生成される。新たに生成された基準クロック信号は再び入力IOでH幅を伸張するが、図１０に示すとおり排他的論理和の入力における基準クロックを見た場合、デューティ比は50%となる。したがって排他的論理和の結果である２逓倍クロックの周期及びデューティ比は改善され、所望の２逓倍クロックを得ることが可能となる。
図１１は、本発明に係る半導体集積回路の第４の実施の形態のフローチャートを示しおり、より詳細な動作ついて説明する。
図１１の５０１〜５０４、５０９〜５１３の説明は、第２の実施形態で述べているので省略する。１１０５は、半導体集積回路内の分周回路９０３の出力信号のデューティ比を測定するステップ、１１０６は、デューティ比が５０％すなわちL幅とH幅の差が０となっているか判定するステップ、１１０７は、クロックデューティ比の補正値を算出するステップ、１１０８は、基準クロックのデューティ比を補正するステップである。
以上のように構成された第４の実施の形態のクロック発生回路について、以下、その動作を説明する。
例えば図１０のタイミング図のように半導体集積回路の分周回路９０３の出力結果である分周クロックのH幅をtH1、L幅をtL1とする。図１１のステップ１１０５は、tH1及びtL1を測定する。ステップ１１０６はデューティ比が５０％すなわちtL1−tH1=0となっているかを判定する。図１０の補正前の分周クロックは基準を満たしていないためステップ１１０７へ進む。ステップ１１０７では図１０のΔtoを算出する。ステップ１１０８は補正後のクロック信号のH幅及びL幅を算出する。ステップ１１０８の算出結果に基づき再度ステップ５０３にて基準クロックの周期及びデューティを設定し、ステップ５０４にて新たな基準信号とイネーブルクロックを半導体集積回路に入力することで２逓倍クロックを生成する。ステップ１１０５でデューティ比を測定し、ステップ１１０６にて再度デューティ比が５０％すなわちtL1−tH1=0となっているかを判定する。補正を行った後は図１０のタイミング図に示すように分周クロックのデューティは５０％となり、次のステップ５０９へ進む。
以上のように本発明では半導体集積回路の内部にて２逓倍クロックの生成に必要となる基準クロックのデューティ比が変わったとしても高精度な２逓倍クロックを生成することができる。
図１２は本発明に係る半導体集積回路の第５の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を２逓倍する構成の回路を示す。

図１２において、１２０１は、半導体集積回路に集積された排他的論理和回路の出力である２逓倍クロックを分周したクロックのデューティ比を測定し、デューティ比が予め設定された基準を満たしているかどうか判定する回路である。１２０２は、１２０１にてデューティ比が基準を満たしていないと判定された場合に、デューティ比が基準を満たすための補正値を算出する回路である。
以上のように構成された第５の実施の形態のクロック発生回路について、以下、その動作を説明する。
第５の実施の形態は、第４の実施の形態のクロック発生回路を応用した技術であり、第４の実施形態における基準クロックのデューティ補正が行われた後に回路９０１と同様の処理を行う回路１２０１と９０２と同様の処理を行う回路１２０２を用いて第４の実施形態と同様の処理がイネーブルクロックに対して行われる。
図１３は、位相が1/2N（Nは正の整数）周期遅延した基準クロック、遅延量が０のイネーブルクロック、排他的論理和の入力で観測した基準クロック、イネーブルクロック、排他的論理和回路の入力である半導体集積回路内の基準クロック、イネーブルクロック、半導体集積回路１０２にて生成される２逓倍クロック及び前記クロックの分周後のクロック信号を示したものである。左側が補正後の基準クロックとイネーブルクロックのデューティを補正する前、右側が両クロックのデューティを補正した後のタイミングを示している。尚、一般的に半導体回路内部には遅延が存在するが、説明を簡単にするため信号の遅延を無視したタイミング図を記載している。図１３は入力IOの立下り遅延量と立ち上がり遅延量の違いによりイネーブルクロックのデューティがΔto2悪化した場合を想定している。イネーブルクロック信号がデューティ劣化したまま排他的論理和回路１１３に到達した場合、図１３の補正前の２逓倍クロックに示すとおり、クロック周期及びデューティはイネーブルクロックを２逓倍したものと異なっていることが分かる。本発明では２逓倍クロックの周波数及びデューティを改善するため、半導体集積回路より出力された分周クロックを再び制御装置に戻している。図１３のタイミング図における半導体集積回路より出力された分周クロックが１２０１に入力された場合、例えばデューティ比の基準を５０％とするとΔto2の劣化分だけ基準を満たしていないこととなり１２０２にて補正値が算出される。算出結果に基づき１１２のクロック生成回路にて図１３の補正後のイネーブルクロックが生成される。新たに生成されたイネーブルクロックは再び入力IOでH幅を伸張するが、図１３に示すとおり排他的論理和の入力におけるイネーブルクロックを見た場合、デューティ比は50%となる。したがって排他的論理和の結果である２逓倍クロックの周期及びデューティ比は改善され、所望の２逓倍クロックを得ることが可能となる。第４の実施の形態との違いは、基準クロック及びイネーブルクロックの両信号のデューティが劣化した場合においても、２逓倍クロックの周期及びデューティ比を改善できる点である。
図１４は、本発明に係る半導体集積回路の第５の実施の形態のフローチャートを示しており、より詳細な動作ついて説明する。
図１４の５０１〜５０４、５０９〜５１３、１１０５〜１１０８の説明は、第２の実施形態及び第４の実施形態で述べているので省略する。１４０１は、基準クロックの位相を1/2N（Nは正の整数）周期遅延させた新たな基準クロックと遅延量が０の新たなイネーブルクロックを生成するステップ、１４０５は、半導体集積回路内の分周回路９０３の出力信号のデューティ比を測定するステップ、１４０６は、デューティ比が５０％すなわちL幅とH幅の差が０となっているか判定するステップ、１４０７は、クロックデューティ比の補正値を算出するステップ、１４０８は、イネーブルクロックのデューティ比を補正するステップである。
以上のように構成された第５の実施の形態のクロック発生回路について、以下、その動作を説明する。
処理１４１１と１４１２は、同様の構成となっており、第４の実施の形態に追加された処理は１４１２であり、ステップ１４０１にて遅延０の信号を基準クロックではなくイネーブルクロックとして処理が行われる。
このように２逓倍クロックを生成するために必要な２つクロックに対して同様の処理を行うことで、基準クロック及びイネーブルクロックの排他的論理和までのデューティ劣化が改善され、より高精度な２逓倍クロックの生成を実現することができる。
図１５は本発明に係る半導体集積回路の第６の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を２逓倍する構成の回路を示す。
図１５において、１５０１は、半導体集積回路１０２に集積された排他的論理和回路の出力である２逓倍クロックの周波数を測定する回路である。１５０２は、１５０１において測定された結果の中で周波数が０MHｚの時のイネーブルクロックの位相を記憶する回路である。１５０３は、次のイネーブルクロックの位相を算出する回路である。１５０４は、１５０３で算出された位相に基づいてイネーブルクロックを生成する回路である。
以上のように構成された第６の実施の形態のクロック発生回路について、以下、その動作を説明する。

第６の実施の形態は、第３の実施の形態のクロック発生回路を応用した技術であり、１５０４より生成されるイネーブルクロックは基準クロックに対して1/4周期遅延させた信号ではなく、遅延量は可変である。例えばイネーブルクロックの初期位相をt（tは正の小数）とする。１１１において生成された基準クロックと１５０４において基準クロックに対して位相tずれたイネーブル信号は、排他的論理和回路１１３に入力される。排他的論理和回路１１３の出力は基準クロックの２逓倍クロックとなる。２逓倍クロックは半導体集積回路１０２より出力され、制御装置１０１の周波数を測定する回路１５０１にて周波数が０MHｚであれば記憶する回路１５０２に記憶される。周波数の測定及び位相の１５０２への記憶を完了した後、１５０３にてイネーブルクロックの次の位相をｔ＋Δｔを算出する。算出された結果に基づき１５０４にて位相がΔｔ進んだ新たなイネーブルクロックを生成する。以上の処理を周波数０ＭＨzの位相が２回、記憶回路１５０２に記憶されるまで処理が行われる。１５０１において０ＭＨzの位相が２回検出されたら１５０３にて前記位相の平均値を算出する。算出された位相に基づいて１５０４にて新たなイネーブルクロックが生成され、基準クロックとの排他的論理和である２逓倍クロックが生成される。
以上の処理により生成された２逓倍クロックにより、信号処理回路３２１は動作する。

図１６は基準クロック、イネーブルクロック、半導体集積回路１０２にて生成される２逓倍クロックのタイミング図を示したものである。上側が、位相を変化させた時のタイミング、下側がイネーブルクロックの位相を決定した後のタイミングを示した図である。尚、一般的に半導体回路内部には遅延が存在するが、説明を簡単にするため信号の遅延を無視したタイミング図を記載している。図１６のように２逓倍クロックの周波数が０ＭＨzであるｔ１、ｔ２を算出した後、下側のタイミング図に示すように（ｔ１＋ｔ２）／２を計算することで２逓倍クロックの周波数及びデューティ比が最適となるイネーブルクロックの位相を決定する。
図１７は、本発明に係る半導体集積回路の第６の実施の形態のフローチャートを示しており、より詳細な動作ついて説明する。

図１７の１７０１は、イネーブルクロックの位相ｔと変数Nの初期値を決定するステップ、１７０２は、基準クロック及び基準クロックに対して位相ｔずれたイネーブルクロックを生成するステップ、１７０３は、２逓倍クロックの周波数を測定するステップ、１７０４は、排他的論理和の出力結果のクロック周波数が０ＭＨzであるか判定するステップ、１７０５は、クロック周波数が０ＭＨzである位相を記憶するステップ、１７０６は、クロック周波数が０ＭＨzとなる位相を２回検出したかどうか判定するステップ、１７０７は、Nをカウントするステップ、１７０８は、位相をΔｔ進めるステップである。
以上のように構成された第６の実施の形態のクロック発生回路について、以下、その動作を説明する。
ステップ１７０１は、変数N及び位相ｔの初期値を設定した後で、ステップ１７０２において、入力クロックの２逓倍クロックを生成するために必要となる基準クロック及び基準クロックに対して位相ｔずれたイネーブルクロックを生成する。ステップ５０４では、半導体集積回路に信号を入力する。ステップ１７０３は、半導体集積回路の排他的論理和回路より出力される２逓倍クロックの周波数を測定する。ステップ１７０４は、クロック周波数が０ＭＨzであるかどうか判定する。０ＭＨzでない場合はステップ１７０８にて位相をΔｔ進めて再度１７０２にて新たなイネーブルクロックを生成する。同様の処理が行われる。０MHzである場合は、ステップ１７０５にて位相を記憶する。ステップ１７０６は、N=2すなわちクロック０ＭＨzの位相を２度記憶したかどうかを判定する。位相の記憶が１度目であれば、ステップ１７０７にてNをカウントし、ステップ１７０８以降の同様の処理を再度行う。位相の記憶が２度目であれば、ステップ１７０９おいてイネーブルクロックの新たな位相ｔｃｋ２を算出し、ステップ５０９以降の処理が行われる。
このように２逓倍クロックを生成するために必要であるイネーブルクロックの位相を最適化することで、２逓倍クロックのデューティ劣化を改善し、より高精度な２逓倍クロックの生成を実現することができる。
尚、図１８に示すように排他的論理和の出力を1/2に分周する回路９０３の出力のデューティ比の測定することにより、位相を決定した場合でも同様の効果が得られ、特に制御装置１０１への入力に周波数の限界がある場合に有効である。
図１９は本発明に係る半導体集積回路の第７の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を２逓倍する構成の回路を示す。
図１９において、１８０１は、基準クロックが排他的論理和回路１１３の入力へ到達するまでのデューディ劣化量を記憶する回路である。１８０２は、イネーブルクロックが排他的論理和回路１１３の入力へ到達するまでのデューディ劣化量を記憶する回路である。前記デューティ劣化量は、半導体集積回路の設計段階で例えば静的タイミング検証等で予測することができる。
以上のように構成された第８の実施の形態のクロック発生回路について、以下、その動作を説明する。

図１９の１８０１は、基準クロックが排他的論理和回路１１３の入力へ到達するまでのデューディ劣化量を記憶する。前記デューティ劣化量に基づきデューティ劣化量を補正した基準クロックが１１１より生成される。１８０２は、イネーブルクロックが排他的論理和回路１１３の入力へ到達するまでのデューディ劣化量を記憶する。また、前記デューティ劣化量に基づきデューティ比を補正したイネーブルクロックは１０１の制御装置より出力され、１２１及び１２２の信号線をとおり半導体集積回路に入力される。入力された２つのクロック信号は排他的論理和をとる。すると、排他的論理和回路からの出力信号は、排他的論理和をとることにより入力信号のちょうど２倍の周期をもった２逓倍クロックを生成する。
図２０は基準クロック、イネーブルクロック、排他的論理和回路の入力である半導体集積回路内の基準クロック、イネーブルクロック、排他的論理回路１１３の入力における基準クロック、排他的論理回路１１３の入力におけるイネーブルクロック、半導体集積回路１０２にて生成される２逓倍クロックのタイミング図を示したものである。左側が、１８０１、１８０２の位相補正データなしの場合、右側が、１８０１、１８０２の位相補正データありの場合のタイミング図である。尚、一般的に半導体回路内部には遅延が存在するが、説明を簡単にするため信号の遅延を無視したタイミング図を記載している。
補正がない場合は、図２０を見て分かるとおり半導体集積回路の内部にてクロック信号のデューティ劣化があったとすると、２逓倍クロックのデューティ及び周波数の劣化を発生する。しかしながら、本発明では、図２０の右側に示すとおり、予めデューティ劣化量を予測し、入力クロックに対して補正をかけて生成することで高精度な２逓倍クロックの生成を実現する。
図２１は、本発明に係る半導体集積回路の第７の実施の形態のフローチャートを示している。図２１の２１０１は、基準クロックが排他的論理和回路１１３の入力へ到達するまでのデューディ劣化量及びイネーブルクロックが排他的論理和回路１１３の入力へ到達するまでのデューディ劣化量を記憶するステップである。
以上のように構成された第７の実施の形態のクロック発生回路について、以下、その動作を説明する。
図２１の２１０１は、基準クロックが排他的論理和回路１１３の入力へ到達するまでのデューディ劣化量及びイネーブルクロックが排他的論理和回路１１３の入力へ到達するまでのデューディ劣化量を記憶するステップであり、信号を設定するステップ５０９にて基準クロック及びイネーブルクロックのデューティを補正する。以降、ステップ５０９〜５１３までの処理が行われる。

このように２逓倍クロックを生成するために必要である基準クロック及びイネーブルクロックの劣化量を半導体集積回路の設計段階で例えば静的タイミング検証等で予測し、記憶する回路を備えることで、２逓倍クロックのデューティ劣化及び周波数劣化を改善し、より高精度な２逓倍クロックの生成を実現することができる。
図２２は本発明に係る半導体集積回路の第８の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を２逓倍する構成の回路を示す。
図２２において、太枠で示した２２０１は、信号処理回路３２１の動作に関係する入出力IO群であり、他の動作に関係するIOとは電源が分離されている。太枠で示した２２０２は、信号処理回路３２１及び周辺回路全てを示しており、他の動作回路とは電源が分離されている。太枠で示した２２０３は、本発明のクロック発生回路全体を示しており、他の動作回路とは電源が分離されている。太枠で示した２２０４は、本発明のクロック発生回路の入力ピンを示しており、他の動作回路とは電源が分離されている。太枠で示した２２０５は、本発明のクロック発生回路の出力ピンを示しており、他の動作回路とは電源が分離されている。尚、半導体集積回路の外部の制御装置の図については省略する。
以上のように構成された第８の実施の形態のクロック発生回路について、以下、その動作を説明する。

回路２２０１から２２０５の電源は分離されており、例えば信号処理回路３２１の動作による電源ノイズ等が発生した場合でも電源が分離されているため２２０３は影響を受けない。つまり、電源を分離している回路同士が、自己発生する電源ノイズの影響を受けないという利点がある。これが第一の特徴である。
さらに、第２の特徴について図２３のフローチャートを用いて説明する。フローチャートは、半導体集積回路の検査に関するものであり、ある検査パターンを入力し、高電圧側と低電圧側において検査を行っている処理の流れを示している。フローチャートのステップ２３０２の電源電圧A +α（αは正の小数）は図２２の２２０１の電圧、電源電圧B＋β（βは正の小数）は図２２の２２０２の電圧、電源電圧Cは図２２の２２０３の電圧、電源電圧Dは図２２の２２０４の電圧、電源電圧Dは図２２の２２０５の電圧を示している。フローチャートのステップ２３１１の電源電圧A -αは図２２の２２０１の電圧、電源電圧B-βは図２２の２２０２の電圧、電源電圧Cは図２２の２２０３の電圧、電源電圧Dは図２２の２２０４の電圧、電源電圧Dは図２２の２２０５の電圧を示している。尚、フローチャートでは、通常の信号処理ではPLL（Phase locked loop）を使用して動作し、検査では図２２のように電源を分離した本発明のクロック制御回路により動作するものとする。検査容易化のためPLL（Phase locked loop）を使用せず外部より入力する技術は、周知の技術であるためその説明は省略する。図２３の２３０１は、検査を開始するステップ、２３０２は、高電圧側の電源電圧を設定するステップ、２３０３は、電源を立ち上げるステップ、２３０４は、検査パターンに関係する入出力信号を設定するステップ、２３０５は、半導体集積回路が所望の電源電圧で正しく動作するか検査するための検査パターンを入力するステップ、２３０６は、第２から第７の実施の形態で説明している基準クロック及びイネーブルクロックのデューティを補正するステップ、２３０７は、補正後の両入力クロックの周波数やデューティ等を設定するステップ、２３０８は、再度、半導体集積回路が所望の電源電圧で正しく動作するか検査するための検査パターンを入力するステップ、２３０９は、検査パターンにおいて期待する出力結果と一致するか否か判定するステップ、２３１０は、電源を立ち下げるステップ、２３１１、低電圧側の電源電圧を設定するステップ、２３１２は、電源を立ち上げるステップ、２３１３は、検査パターンに関係する入信号の入力タイミング等を設定するステップ、２３１４は、半導体集積回路が所望の電源電圧で正しく動作するか検査するための検査パターンを入力するステップ、２３１５は、検査パターンで期待する出力結果と一致するか否か判定するステップ、２３１６は、電源を立ち下げるステップ、２３１７は、検査を終了するステップである。
以上のように構成された第８の実施の形態のクロック発生回路について、以下、その動作を説明する。

図２３のステップ２３０１にて検査を開始する。ステップ２３０２では、電源電圧を設定する。ここで設定する電源電圧は、検査専用の回路であるクロック制御回路２２０３から２２０５を除く回路すなわち２２０１から２２０２については高電圧に設定する。検査専用回路である２２０３から２２０５については、半導体集積回路の設計段階で例えば静的タイミング検証等で最もデューティ劣化が少なくなると予測される電源電圧に設定する。ステップ２３０３では、電源電圧を立ち上げる。ステップ２３０４では、検査パターンに関係する入力信号の入力タイミング等を設定する。ステップ２３０５では、検査パターンを入力する。ステップ２３０６では、第２から第７の実施の形態で説明している基準クロック及びイネーブルクロックのデューティを補正する。ステップ２３０７では、補正後の両入力クロックの周波数及びデューティ等を設定する。ステップ２３０８では、再度、半導体集積回路が所望の電源電圧で正しく動作するか検査するための検査パターンを入力する。ステップ２３０９では、検査パターンで期待する出力結果と一致するか否か判定する。２３１０では、高電圧における検査を終了し電源を立ち下げる。ステップ２３１１では、低電圧側の電源電圧を設定する。ステップ２３１２では、電源を立ち上げる。ステップ２３１３では、検査パターンに関係する入力信号の入力タイミング等を設定する。ステップ２３１４では、半導体集積回路が所望の電源電圧で正しく動作するか検査する。ステップ２３１５では、検査パターンで期待する出力結果と一致するか否か判定する。ステップ２３１６では、低電圧における検査を終了し電源を立ち下げる。ステップ２３１７では、検査を終了する。
第２の特徴は、ステップ２３０２及び２３１１にて、検査専用回路であるクロック発生回路の電源電圧を固定し、基準クロック及びイネーブルクロックのデューティ劣化を最小限に抑えている点である。電源を分離することで個別に電源電圧を設定できるように工夫している。尚、検査専用回路であるクロック発生回路の電源電圧を固定したとしても、実際に使用される回路については電圧固定となっていないため、検査として問題はない。

このように電源を分離し、かつ、半導体集積回路の検査専用回路であるクロック発生回路の電源電圧を基準クロック及びイネーブルクロックが最もデューティ劣化の少ない電圧に設定することで、半導体集積回路の内部で高精度な２逓倍クロックを生成し、半導体集積回路の検査を実現する。尚、デューティ劣化の最小となる電圧は、半導体集積回路の設計段階で例えば静的タイミング検証等において予測可能である。特に、入力可能である周波数に制限のある安価な検査装置等で実スペックにて検査する場合に、半分のクロック周波数で入力できるため有効である。
図２４は本発明に係る半導体集積回路の第９の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を２逓倍する構成の回路を示す。
図２４において、２４０１は、信号処理回路３２１へのクロックの供給を制御する回路、２４０２は、クロック制御回路２４０１において２逓倍クロック停止を制御する外部信号である。

以上のように構成された第９の実施の形態のクロック発生回路について、以下、その動作を説明する。

図２４のクロック制御回路２４０１は、外部信号２４０２によって制御され、基準クロックの補正が完了するまで、信号処理回路３２１への２逓倍クロックの供給を停止する。基準クロックの補正が完了した後、外部信号２４０２により２逓倍クロックの停止は解除され、信号処理は動作する。
図２６は、本発明に係る半導体集積回路の第９の実施の形態のフローチャートを示しており、より詳細な動作ついて説明する。

図２６の２６０１は、半導体集積回路の内部で生成される２逓倍クロックを停止するステップ、２６０２は、２逓倍クロックの停止を解除するステップである。
以上のように構成された第９の実施の形態のクロック発生回路について、以下、その動作を説明する。
ステップ２６０１にて、半導体集積回路の内部で生成される２逓倍クロックを停止する。２逓倍クロックを停止した状態で、基準クロックの補正が行われる。基準クロックの補正が行われた後で、ステップ２６０２にて２逓倍クロックの停止は解除され、ステップ５１１にて信号処理が行われる。
以上のように、基準クロックの補正を行う時に、信号処理への２逓倍クロックの供給を停止することで、信号処理回路の動作により発生する電源ノイズ等の影響を無視した状態で基準クロックの補正を実現する。したがって、電源ノイズを無視した状態で、基準クロックの補正が実現でき、より高精度な２逓倍クロックの生成を可能とする。尚、第４の実施の形態に対して回路２４０１及び２４０２を追加した内容について動作を説明したが、他の実施例と組み合わせた場合においても同様の効果が得られる。
図２５は本発明に係る半導体集積回路の第１０の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を２逓倍する構成の回路を示す。
図２５において、２５０１は、半導体集積回路に集積された信号処理回路３２１より出力される信号を停止する回路、２５０２は、出力制御回路２５０１を制御する外部信号である。

以上のように構成された第１０の実施の形態のクロック発生回路について、以下、その動作を説明する。

図２５の出力制御回路２５０１は、外部信号２５０２によって制御され、基準クロックの補正が完了するまで、信号処理回路３２１の出力信号を停止する。基準クロックの補正が完了した後、外部信号２５０２により信号処理回路の出力信号の停止は解除され、信号処理回路３２１の出力信号は、半導体集積回路の外部に出力される。
図２７は、本発明に係る半導体集積回路の第１０の実施の形態のフローチャートを示しており、より詳細な動作ついて説明する。
図２７の２７０１は、半導体集積回路における信号処理回路３２１の出力信号を停止するステップ、２７０２は、出力信号の停止を解除するステップである。
以上のように構成された第１０の実施の形態のクロック発生回路について、以下、その動作を説明する。
ステップ２７０１にて、半導体集積回路に集積された信号処理回路３２１の出力信号を停止する。出力信号を停止した状態で、基準クロックの補正が行われる。基準クロックの補正が行われた後で、ステップ２７０２にて出力信号の停止は解除され、ステップ５１１にて信号処理の結果は外部へ出力される。
以上のように、基準クロックの補正を行う時に、信号処理回路の出力を停止することで、信号処理回路の出力信号が変化した時に出力信号のIOで発生する電源ノイズの影響を、分周回路９０３の出力信号がIOを通過するときに受けなくなる。したがって、IOにおける電源ノイズを無視した状態で、基準クロックの補正が実現でき、より高精度な２逓倍クロックの生成を可能とする。尚、第４の実施の形態に対して回路２５０１及び２５０２を追加した内容にて動作を説明したが、他の実施例と組み合わせた場合においても同様の効果が得られる。

本発明にかかるクロック発生装置は、半導体集積回路の外部から入力されるクロック周波数より速い周波数のクロックを生成する装置と、前記クロックのジッタ及びデューティ比を改善する装置及び前記クロックによって動作する装置とを有し、半導体集積回路の外部から入力されるクロック周波数より速い周波数のクロックを生成する等として有用である。

本発明に係るクロック発生回路の第１の実施の形態の構成図 本発明に係るクロック発生回路の第１の実施の形態のタイミング図 本発明に係るクロック発生回路の第２の実施の形態の構成図 本発明に係るクロック発生回路の第２の実施の形態のタイミング図 本発明に係るクロック発生回路の第２の実施の形態のフローチャート 本発明に係るクロック発生回路の第３の実施の形態の構成図 本発明に係るクロック発生回路の第３の実施の形態のタイミング図 本発明に係るクロック発生回路の第３の実施の形態のフローチャート 本発明に係るクロック発生回路の第４の実施の形態の構成図 本発明に係るクロック発生回路の第４の実施の形態のタイミング図 本発明に係るクロック発生回路の第４の実施の形態のフローチャート 本発明に係るクロック発生回路の第５の実施の形態の構成図 本発明に係るクロック発生回路の第５の実施の形態のタイミング図 本発明に係るクロック発生回路の第５の実施の形態のフローチャート 本発明に係るクロック発生回路の第６の実施の形態の構成図 本発明に係るクロック発生回路の第６の実施の形態のタイミング図 本発明に係るクロック発生回路の第６の実施の形態のフローチャート 半導体集積回路の第４の実施の形態を応用した場合の本発明に係るクロック発生回路の第６の実施の形態の構成図 本発明に係るクロック発生回路の第７の実施の形態の構成図 本発明に係るクロック発生回路の第７の実施の形態のタイミング図 本発明に係るクロック発生回路の第７の実施の形態のフローチャート 本発明に係るクロック発生回路の第８の実施の形態の構成図 本発明に係るクロック発生回路の第８の実施の形態のフローチャート 本発明に係るクロック発生回路の第９の実施の形態の構成図 本発明に係るクロック発生回路の第１０の実施の形態の構成図 本発明に係るクロック発生回路の第９の実施の形態のフローチャート 本発明に係るクロック発生回路の第１０の実施の形態のフローチャート

符号の説明

１０１ 制御装置
１０２ 半導体集積回路
１１１ 半導体集積回路に入力するクロック信号を生成する回路
１１２、１５０４ 基準クロックに対して1/4周期遅延させたクロック信号を生成する回路
１１３ ２逓倍回路
３０１、３０２、９０１、１２０１ クロックデューティ測定回路
３０３、３０４、９０２、１２０２ デューティ判定回路
３２１ 信号処理回路
６０１、１５０１ クロック周波数測定回路
６０２ クロック周波数判定回路
９０３ 分周回路
１５０２、１８０１、１８０２ 記憶回路
１５０３ 基準クロックに対して遅延させる量を決定する回路
２４０１ クロック停止回路
２５０１ 出力停止回路

Claims (12)

1. 半導体集積回路に入力するクロック信号を生成する装置と、前記装置により生成されたクロックに対して1/2N（Nは正の整数）周期遅延させたクロック信号を生成する装置と、両信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とするクロック発生装置
2. 請求項１のクロック信号を半導体集積回路の外部に出力する装置と、前記出力クロック信号のデューティ比を算出する装置と、前記装置により得られたデューティ比が基準を満たしているか否か判定する装置と、前記装置によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項１のクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号を半導体集積回路の外部に出力する装置と、前記出力クロック信号のデューティ比を算出する装置と、前記装置により得られたデューティ比が基準を満たしているか否か判定する装置と、前記装置によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、前記補正が行われた新たな両クロック信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とするクロック発生装置
3. 請求項１の排他的論理装置の結果を外部に出力する装置と、前記出力クロック信号の周期を測定する装置と、前記装置により得られた周期が基準を満たしているかどうか判定する装置と、前記装置により周期が基準を満たしていないと判断された場合に出力クロック信号の周期が基準を満たすように請求項１のクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、前記補正が行われた新たなクロック信号と請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とするクロック発生装置
4. 請求項１の排他的論理装置の結果をN分周する装置と、前記装置の出力クロック信号を外部に出力する装置と、前記出力クロック信号のデューティ比を測定する装置と、前記装置により得られたデューティ比が基準を満たしているかどうか判定する装置と、前記装置によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号の周期が基準を満たすように請求項１のクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、前記補正が行われた新たなクロック信号と請求項１のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とするクロック発生装置
5. 請求項３または４のクロック発生装置において生成された新たなクロック信号を1/2N（Nは正の整数）周期遅延させる装置と、請求項３または４のクロック信号に対して1/2N（Nは正の整数）周期遅延させたクロック信号の遅延値を０とする装置と、請求項３または４の装置とを有していることを特徴とするクロック発生装置
6. 請求項１のクロック信号を生成する装置と、半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号を生成する装置と、前記両信号の排他的論理和を出力する排他的論理和装置と、排他的論理装置の結果を外部に出力する装置と、出力されたクロックの周期を測定する装置と、前記周期を記憶する記憶装置と、前記半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号の位相を時刻t秒(tは正の小数)ずらして半導体集積回路へ入力するクロック信号を生成する装置と、前記処理を出力クロック周期が０となる時刻を２回記憶するまで繰り返す装置と、前記クロック周期が０となる２つの時刻の和の1/2の時刻クロック信号と位相をずらしたクロック信号を生成する装置とを有していることを特徴とするクロック発生装置
7. 請求項１のクロック信号を生成する装置と、半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号を生成する装置と、前記両信号の排他的論理和を出力する排他的論理和装置と、排他的論理装置の結果の周波数を1/2にする分周装置と、前記分周装置の結果を外部に出力する装置と、出力されたクロックのデューティ比を測定する装置と、前記デューティ比を記憶する記憶装置と、前記半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号の位相を時刻t秒(tは正の小数)ずらして半導体集積回路へ入力するクロック信号を生成する装置と、前記処理を出力クロックのデューティ比が０もしくは１００％となる時刻を２回記憶するまで繰り返す装置と、前記クロックデューティ比が０もしくは１００％となる２つの時刻の和の1/2の時刻だけクロック信号と位相をずらしたクロック信号を生成する装置とを有していることを特徴とするクロック発生装置
8. 請求項１のクロック発生装置においてクロック信号及びもう一つのクロック信号が排他的論理和装置に到達するまでにデューティ劣化する量を静的タイミング検証結果より算出する装置と、前記装置により得られた結果から排他的論理和装置に到達したときの信号のデューティ比が基準を満たすようクロック信号及びもう一つのクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、
   前期補正後の両信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とするクロック発生装置
9. 請求項１のクロック発生装置を内蔵する半導体集積回路において外部から入力されるクロック信号とクロック信号の周期を1/2N（Nは正の整数）ずらしたもう一つのクロック信号の入力IOのみの電圧を決定する電源装置と、前記信号以外の他の信号のみの電圧を決定する電源装置と、請求項１の２つのクロック信号の電源電圧をデューティ劣化が最も小さい電圧条件に設定する装置とを有していることを特徴とする半導体集積回路
10. 請求項２から６のクロック発生装置の出力クロック信号の出力IOのみの電圧を決定する電源装置と、出力クロック信号の電源電圧をデューティ劣化が最も小さい電圧条件に設定する装置とを有していることを特徴とする半導体集積回路
11. 請求項１のクロック発生装置においてクロック信号のデューティ比を補正する時に半導体集積回路内で生成されるN逓倍クロックの内部回路への供給を停止する装置と、
    クロック信号のデューティ比補正後にクロック停止を解除する装置とを有していることを特徴とする半導体集積回路
12. 請求項１のクロック発生回路においてクロック信号のデューティを補正する時に入力及び出力信号をHまたはL固定する装置と、クロック信号のデューティ比補正後に出力信号のHまたはLを固定解除する装置とを有していることを特徴とする半導体集積回路
    
    

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