JP2007043622A - クロック発生装置 - Google Patents
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Abstract
【解決手段】本発明では外部よりあらかじめ1/2N(Nは正の整数)周期遅延させた信号を入力することで、半導体製造プロセスのバラツキによる遅延回路の遅延変動は発生しない。したがって、排他的論理和により生成されるN逓倍クロックはジッタやデューティ劣化を低減でき、高精度なN逓倍クロックを生成できる。また、N逓倍クロックを半導体集積回路の外部に出力し、周波数のバラツキやデューティ劣化量を計算し、入力信号の入力タイミング及びデューティを調整することで高精度なN逓倍クロックを供給する。
【選択図】 図12
Description
請求項1記載の発明においては、半導体集積回路に入力するクロック信号を生成する装置と、前記装置により生成されたクロックに対して1/2N(Nは正の整数)周期遅延させたクロック信号を生成する装置と、両信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とする。
半導体集積回路に入力するクロック信号を生成する。前記装置により生成されたクロックに対して1/2N(Nは正の整数)周期遅延させたクロック信号を生成する。両信号の排他的論理和を出力する。
請求項2記載の発明においては、請求項1のクロック信号を半導体集積回路の外部に出力する装置と、前記出力クロック信号のデューティ比を算出する装置と、前記装置により得られたデューティ比が基準を満たしているか否か判定する装置と、前記装置によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項1のクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、請求項1のクロック信号に対して1/2N(Nは正の整数)周期遅延させたクロック信号を半導体集積回路の外部に出力する装置と、前記出力クロック信号のデューティ比を算出する装置と、前記装置により得られたデューティ比が基準を満たしているか否か判定する装置と、前記装置によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項1のクロック信号に対して1/2N(Nは正の整数)周期遅延させたクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、前記補正が行われた新たな両クロック信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とする。
上記構成により、以下の作用がなされる。
請求項1のクロック信号を半導体集積回路の外部に出力する。前記出力クロック信号のデューティ比を算出する。前記算出により得られたデューティ比が基準を満たしているか否か判定する。前記判定によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項1のクロック信号のデューティ比を補正する。前記補正により得られた新たなクロック信号を生成する。請求項1のクロック信号に対して1/2N(Nは正の整数)周期遅延させたクロック信号を半導体集積回路の外部に出力する。前記出力クロック信号のデューティ比を算出する。前記算出により得られたデューティ比が基準を満たしているか否か判定する。前記判定によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項1のクロック信号に対して1/2N(Nは正の整数)周期遅延させたクロック信号のデューティ比を補正する。前記装置により得られた新たなクロック信号を生成する。前記補正が行われた新たな両クロック信号の排他的論理和を出力する。
請求項1の排他的論理装置の結果を外部に出力する。前記出力クロック信号の周期を測定する。前記測定により得られた周期が基準を満たしているかどうか判定する。前記判定により周期が基準を満たしていないと判断された場合に出力クロック信号の周期が基準を満たすように請求項1のクロック信号のデューティ比を補正する。前記補正により得られた新たなクロック信号を生成する。前記補正が行われた新たなクロック信号と請求項1のクロック信号に対して1/2N(Nは正の整数)周期遅延させたクロック信号の排他的論理和を出力する。
上記構成により、以下の作用がなされる。
請求項1のクロック信号を生成する。半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号を生成する。前記両信号の排他的論理和を出力する。排他的論理和の結果を外部に出力する。出力されたクロックの周期を測定する。前記周期を記憶する。前記半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号の位相を時刻t秒(tは正の小数)ずらして半導体集積回路へ入力するクロック信号を生成する。前記処理を出力クロック周期が0となる時刻を2回記憶するまで繰り返す。前記クロック周期が0となる2つの時刻の和の1/2の時刻クロック信号と位相をずらしたクロック信号を生成する。
請求項7記載の発明においては、請求項1のクロック信号を生成する装置と、半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号を生成する装置と、前記両信号の排他的論理和を出力する排他的論理和装置と、排他的論理装置の結果の周波数を1/2にする分周装置と、前記分周装置の結果を外部に出力する装置と、出力されたクロックのデューティ比を測定する装置と、前記デューティ比を記憶する記憶装置と、前記半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号の位相を時刻t秒(tは正の小数)ずらして半導体集積回路へ入力するクロック信号を生成する装置と、前記処理を出力クロックのデューティ比が0もしくは100%となる時刻を2回記憶するまで繰り返す装置と、前記クロックデューティ比が0もしくは100%となる2つの時刻の和の1/2の時刻だけクロック信号と位相をずらしたクロック信号を生成する装置とを有していることを特徴とする。
上記構成により、以下の作用がなされる。
請求項1のクロック信号を生成する。半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号を生成する。前記両信号の排他的論理和を出力する。排他的論理装置の結果の周波数を1/2にする。前記周波数が1/2の信号を外部に出力する。出力されたクロックのデューティ比を測定する。前記デューティ比を記憶する。前記半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号の位相を時刻t秒(tは正の小数)ずらして半導体集積回路へ入力するクロック信号を生成する。前記処理を出力クロックのデューティ比が0もしくは100%となる時刻を2回記憶するまで繰り返す。前記クロックデューティ比が0もしくは100%となる2つの時刻の和の1/2の時刻だけクロック信号と位相をずらしたクロック信号を生成する。
上記構成により、以下の作用がなされる。
上記構成により、以下の作用がなされる。
請求項1のクロック発生装置を内蔵する半導体集積回路において外部から入力されるクロック信号とクロック信号の周期を1/2N(Nは正の整数)ずらしたもう一つのクロック信号の入力IOのみの電圧を決定する。前記信号以外の他の信号のみの電圧を決定する。請求項1の2つのクロック信号の電源電圧をデューティ劣化が最も小さい電圧条件に設定する。
請求項10記載の発明においては、請求項2から6のクロック発生装置の出力クロック信号の出力IOのみの電圧を決定する電源装置と、出力クロック信号の電源電圧をデューティ劣化が最も小さい電圧条件に設定する装置とを有していることを特徴とする。
請求項2から6のクロック発生装置の出力クロック信号の出力IOのみの電圧を決定する。出力クロック信号の電源電圧をデューティ劣化が最も小さい電圧条件に設定する。
請求項1のクロック発生回路においてクロック信号のデューティを補正する時に入力及び出力信号をHまたはL固定する。クロック信号のデューティ比補正後に出力信号のHまたはLを固定解除する。
図1は本発明に係るクロック発生回路の第1の実施の形態の構成図である。本実施形態は、代表例として2逓倍する構成の回路を示す。
図1において、101は、半導体集積回路を制御する制御装置である。102は、2逓倍クロック生成回路を有する半導体集積回路である。111は、半導体集積回路に入力するクロック信号を生成する回路であり、生成されるクロックを以後、基準クロックと呼ぶことにする。112は、基準クロックに対して1/4周期遅延させたクロック信号を生成する回路であり、生成されるクロックを以後、イネーブルクロックと呼ぶことにする。113は、基準クロックとイネーブルクロックにより2逓倍クロックを生成する排他的論理和回路である。121は、基準クロックの信号線、122はイネーブルクロックの信号線である。尚、排他的論理和回路の回路構成そのものは、周知の技術であるため、その説明は省略する
以上のように構成された第1の実施の形態のクロック発生回路について、以下、その動作を説明する。
図1の111より生成された基準クロックと112より生成された基準クロックに対して1/4周期遅延させたイネーブルクロック信号は101の制御装置より出力され、121及び122の信号線より半導体集積回路に入力される。入力された2つのクロック信号は排他的論理和をとる。すると、排他的論理和回路からの出力信号は、図2に示すように、入力信号のちょうど2倍の周期をもった信号となっており、2つのクロックの高電位、低電位の組み合わせにより、高電位、低電位もしくは低電位、高電位の組み合わせのときに
出力は高電位であり、高電位、高電位もしくは低電位、低電位のときに出力は低電位となる。つまり、入力クロック信号の2逓倍クロック信号が生成されたことになる。
図3は本発明に係るクロック発生回路の第2の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を2逓倍する構成の回路を示す。
図3において、301及び302は、入力されたクロック信号のデューティ比を測定し、予め設定した基準を満たしているかどうか判定する回路である。303及び304は301及び302にてデューティ比が基準を満たしていないと判定された場合に、デューティ比が基準を満たすための補正値を算出する回路である。311は半導体集積回路に入力された基準クロックを外部に出力した基準クロックの信号線である。312は半導体集積回路に入力されたイネーブルクロックを外部に出力したイネーブルクロックの信号線である。313は、113の排他的論理和回路の出力信号であり2逓倍クロックの信号線である。321は313の2逓倍クロックに基づき動作する信号処理回路である。
以上のように構成された第2の実施の形態のクロック発生回路について、以下、その動作を説明する。
図4に半導体集積回路102に入力される基準クロック、イネーブルクロック、半導体集積回路102より出力される基準クロック、イネーブルクロック、半導体集積回路内で生成される2逓倍クロックのタイミング図を示す。左側が両クロックのデューティ比を補正する前、右側が両クロックのデューティ比を補正した後のタイミングを示している。尚、一般的に半導体回路の内部には遅延が存在するが、説明を簡単にするため信号の遅延を無視したタイミング図を記載している。図4は入力IOの立下り遅延量と立ち上がり遅延量の違いにより基準クロックのデューティがΔt1、イネーブルクロックのデューティがΔt2悪化した場合を想定している。両クロック信号がデューティ劣化したまま排他的論理和回路113に到達した場合、図4の補正前の2逓倍クロックに示すとおり、クロック周期及びデューティは基準クロックを2逓倍したものと異なっていることが分かる。本発明では入力信号のデューティ劣化を改善するため、半導体集積回路より出力された基準信号及びイネーブル信号を再び制御装置に戻している。図4のタイミング図における半導体集積回路より出力された基準クロック及びイネーブルクロックがそれぞれ301及び302に入力された場合、例えばデューティ比の基準を50%とするとΔt1、Δt2だけ基準を満たしていないこととなり303及び304にて補正値が算出される。算出結果に基づき111及び112のクロック生成回路にて図4の補正後の基準クロック及びイネーブルクロックが生成される。新たに生成された両クロック信号は再び入力IOでH幅を伸張するが、図4に示すとおり出力で見た場合、デューティ比は50%となる。出力された両信号が排他的論理和回路の入力に到達した場合、2逓倍クロックの周期及びデューティ比は改善され所望の2逓倍クロックを得ることが可能となる。
図5は、本発明に係る半導体集積回路の第2の実施の形態のフローチャートを示しおり、より詳細な動作ついて説明する。図5の501は信号処理開始のステップ、502は電源を立ち上げるステップ、503は信号を設定するステップ、504は基準クロック及びイネーブルクロックを半導体集積回路に入力し2逓倍クロックを生成するステップ、505はクロック信号のデューティを測定するステップ、506はデューティ比が50%すなわちL幅とH幅の差が0となっているか判定するステップ、507はクロックデューティの補正値を算出するステップ、508は基準クロック信号及びイネーブル信号のデューティを補正するステップ、509はクロック信号以外で信号処理に必要となる信号を設定するステップ、510は基準クロック及びイネーブルクロックを半導体集積回路に入力し2逓倍クロックの生成や信号処理に必要となる信号を生成するステップ、511は信号処理を行うステップ、512は電源を立ち下げるステップ、513は信号処理を終了するステップである。
以上のように構成された第2の実施の形態のクロック発生回路について、以下、その動作を説明する。
図5のステップ501において信号処理を開始する。ステップ502において電源を立ち上げる。ステップ503においてクロック信号の設定、例えば周波数及びデューティを決定する。ステップ504は基準クロック及びイネーブルクロックを半導体集積回路に入力し2逓倍クロックを生成する。ステップ505は半導体集積回路の出力する基準クロック及びイネーブルクロックのデューティの測定すなわちH幅及びL幅を測定する。例えば図4のタイミング図のように半導体集積回路の出力する基準クロックのH幅をtH1、L幅をtL1、イネーブルクロックのH幅をtH2、L幅をtL2とする。ステップ505ではtH1,tL1,tH2,tL2を測定する。ステップ506はデューティ比が50%すなわちtL1−tH1=0、tL2−tH2=0となっているかを判定する。図4の補正前のクロック信号は基準を満たしていないためステップ507へ進む。ステップ507では図4のΔt1,Δt2を算出する。ステップ508は補正後のクロック信号のH幅及びL幅を算出する。ステップ508の算出結果に基づき再度ステップ503にて基準クロック及びイネーブルクロックの周波数及びデューティを設定し、ステップ504にて両信号を半導体集積回路に入力することで2逓倍クロックを生成する。ステップ505でクロックデューティを測定し、ステップ506にて再度デューティ比が50%すなわちtL1−tH1=0、tL2−tH2=0となっているかを判定する。補正を行った後は図4のタイミング図に示すように出力クロックのデューティは50%となり、次のステップ509へ進む。ステップ509ではクロック信号と、それ以外で信号処理に必要となる信号を設定する。ステップ510では基準クロック及びイネーブルクロックを半導体集積回路に入力し、2逓倍クロックの生成や信号処理で使用する信号を生成する。ステップ511では2逓倍クロックに同期して信号処理が行われる。ステップ512では電源を立ち下げ、513にて信号処理を終了する。
以上のように本発明では高精度な2逓倍クロックを生成し信号処理を実現できる。また、半導体集積回路の処理として信号処理を例として説明したが、他の処理でも同様に実現可能であり有効である。
図6は本発明に係る半導体集積回路の第3の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を2逓倍する構成の回路を示す。
図6において、601は、半導体集積回路に集積された排他的論理和回路の出力である2逓倍クロックの奇数番目のクロック周波数と偶数版目のクロック周波数を測定し、クロック周波数が予め設定された基準を満たしているかどうか判定する回路である。602は、601にて周波数が基準を満たしていないと判定された場合に、周波数が基準を満たすための補正値を算出する回路である。611は、半導体集積回路に集積された排他的論理和回路の出力である2逓倍クロックの信号線である。
以上のように構成された第3の実施の形態のクロック発生回路について、以下、その動作を説明する。
図7に半導体集積回路102に入力される基準クロック、イネーブルクロック、排他的論理和回路の入力である半導体集積回路内の基準クロック、イネーブルクロック、半導体集積回路102にて生成される2逓倍クロック及び前記クロックの出力のタイミング図を示す。左側が両クロックのデューティを補正する前、右側が両クロックのデューティを補正した後のタイミングを示している。尚、一般的に半導体回路内部には遅延が存在するが、説明を簡単にするため信号の遅延を無視したタイミング図を記載している。図7は入力IOの立下り遅延量と立ち上がり遅延量の違いにより基準クロックのデューティがΔto悪化した場合を想定している。両クロック信号がデューティ劣化したまま排他的論理和回路113に到達した場合、図7の補正前の2逓倍クロックに示すとおり、クロック周期及びデューティは基準クロックを2逓倍したものと異なっていることが分かる。本発明では2逓倍クロックの周波数及びデューティを改善するため、半導体集積回路より出力された2逓倍クロックを再び制御装置に戻している。図7のタイミング図における半導体集積回路より出力された2逓倍クロックがそれぞれ601に入力された場合、例えば周波数の基準を200MHz(ここで基準クロックの周波数は100MHz)とするとΔtoだけ基準を満たしていないこととなり602にて補正値が算出される。算出結果に基づき111のクロック生成回路にて図7の補正後の基準クロックが生成される。新たに生成された基準クロック信号は再び入力IOでH幅を伸張するが、図7に示すとおり排他的論理和の入力で基準クロックを見た場合、デューティ比は50%となる。したがって排他的論理和の結果である2逓倍クロックの周期及びデューティ比は改善され所望の2逓倍クロックを得ることが可能となる。
図8は、本発明に係る半導体集積回路の第3の実施の形態のフローチャートを示しおり、より詳細な動作ついて説明する。
図8の501〜504、509〜513の説明は、第2の実施形態で述べているので省略する。805は、2逓倍クロックの奇数版目の周期と偶数版目の周期を測定するステップ、806は基準が満たしているかどうか判定するステップ、807はクロックデューティの補正値を算出するステップ、808は基準クロック信号のデューティ比を補正するステップである。
以上のように構成された第3の実施の形態のクロック発生回路について、以下、その動作を説明する。
図8のステップ805は、半導体集積回路の出力する2逓倍クロックの奇数番目の周期及び偶数番目の周期を測定する。例えば図7のタイミング図のように半導体集積回路の出力する2逓倍クロックの奇数番目の周期をto1、偶数番目の周期をto2とする。ステップ805ではto1及びto2を測定する。ステップ806にて例えば基準を基準クロック100MHzの半分の周波数200MHzとした場合、言い換えればto1とto2が一致することを基準としても同様である。すなわちto2−to1=0となっているかを判定する。図8の補正前の2逓倍クロックは基準を満たしていないためステップ807へ進む。ステップ807では図7のΔtoを算出する。ステップ808は、補正後のクロック信号のH幅及びL幅を算出する。ステップ808の算出結果に基づき再度ステップ503にて基準クロック及びイネーブルクロックのデューティ比を設定し、ステップ504にて両信号を半導体集積回路に入力することで2逓倍クロックを生成する。ステップ805でクロックデューティを測定し、ステップ806にて再度、to2−to1=0となっているかを判定する。補正を行った後は図7のタイミング図に示すように所望の2逓倍クロックが得られており、次のステップ509へ進む。
以上のように本発明では半導体集積回路の内部にて2逓倍クロックの生成に必要となる基準クロックのデューティ比が変わったとしても高精度な2逓倍クロックを生成することができる。
図9は本発明に係る半導体集積回路の第4の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を2逓倍する構成の回路を示す。
図9において、901は、半導体集積回路に集積された排他的論理和回路の出力である
2逓倍クロックを分周したクロックのデューティ比を測定し、デューティ比が予め設定された基準を満たしているかどうか判定する回路である。902は、901にてデューティ比が基準を満たしていないと判定された場合に、デューティ比が基準を満たすための補正値を算出する回路である。903は、排他的論理和回路より出力された信号の周波数を1/2にする分周回路である。911は、分周回路903の出力である分周クロックの信号線である。
以上のように構成された第4の実施の形態のクロック発生回路について、以下、その動作を説明する。
図10に半導体集積回路102に入力される基準クロック、イネーブルクロック、排他的論理和回路の入力である半導体集積回路内の基準クロック、イネーブルクロック、半導体集積回路102にて生成される2逓倍クロック及び前記クロックの分周後のクロック信号のタイミング図を示す。左側が両クロックのデューティを補正する前、右側が基準クロックのデューティを補正した後のタイミングを示している。尚、一般的に半導体回路内部には遅延が存在するが、説明を簡単にするため信号の遅延を無視したタイミング図を記載している。図10は入力IOの立下り遅延量と立ち上がり遅延量の違いにより基準クロックのデューティがΔto悪化した場合を想定している。基準クロックがデューティ劣化したまま排他的論理和回路113に到達した場合、図10の補正前の2逓倍クロックに示すとおり、クロック周期及びデューティ比は基準クロックを2逓倍したものと異なっていることが分かる。本発明では2逓倍クロックの周波数及びデューティを改善するため、半導体集積回路より出力された分周クロックを再び制御装置に戻している。図10のタイミング図における半導体集積回路より出力された分周クロックが901に入力された場合、例えばデューティ比の基準を50%とするとΔtoの劣化分、基準を満たしていないこととなる。したがって、902にて補正値が算出される。算出結果に基づき111のクロック生成回路にて図10の補正後の基準クロックが生成される。新たに生成された基準クロック信号は再び入力IOでH幅を伸張するが、図10に示すとおり排他的論理和の入力における基準クロックを見た場合、デューティ比は50%となる。したがって排他的論理和の結果である2逓倍クロックの周期及びデューティ比は改善され、所望の2逓倍クロックを得ることが可能となる。
図11は、本発明に係る半導体集積回路の第4の実施の形態のフローチャートを示しおり、より詳細な動作ついて説明する。
図11の501〜504、509〜513の説明は、第2の実施形態で述べているので省略する。1105は、半導体集積回路内の分周回路903の出力信号のデューティ比を測定するステップ、1106は、デューティ比が50%すなわちL幅とH幅の差が0となっているか判定するステップ、1107は、クロックデューティ比の補正値を算出するステップ、1108は、基準クロックのデューティ比を補正するステップである。
以上のように構成された第4の実施の形態のクロック発生回路について、以下、その動作を説明する。
例えば図10のタイミング図のように半導体集積回路の分周回路903の出力結果である分周クロックのH幅をtH1、L幅をtL1とする。図11のステップ1105は、tH1及びtL1を測定する。ステップ1106はデューティ比が50%すなわちtL1−tH1=0となっているかを判定する。図10の補正前の分周クロックは基準を満たしていないためステップ1107へ進む。ステップ1107では図10のΔtoを算出する。ステップ1108は補正後のクロック信号のH幅及びL幅を算出する。ステップ1108の算出結果に基づき再度ステップ503にて基準クロックの周期及びデューティを設定し、ステップ504にて新たな基準信号とイネーブルクロックを半導体集積回路に入力することで2逓倍クロックを生成する。ステップ1105でデューティ比を測定し、ステップ1106にて再度デューティ比が50%すなわちtL1−tH1=0となっているかを判定する。補正を行った後は図10のタイミング図に示すように分周クロックのデューティは50%となり、次のステップ509へ進む。
以上のように本発明では半導体集積回路の内部にて2逓倍クロックの生成に必要となる基準クロックのデューティ比が変わったとしても高精度な2逓倍クロックを生成することができる。
図12は本発明に係る半導体集積回路の第5の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を2逓倍する構成の回路を示す。
以上のように構成された第5の実施の形態のクロック発生回路について、以下、その動作を説明する。
第5の実施の形態は、第4の実施の形態のクロック発生回路を応用した技術であり、第4の実施形態における基準クロックのデューティ補正が行われた後に回路901と同様の処理を行う回路1201と902と同様の処理を行う回路1202を用いて第4の実施形態と同様の処理がイネーブルクロックに対して行われる。
図13は、位相が1/2N(Nは正の整数)周期遅延した基準クロック、遅延量が0のイネーブルクロック、排他的論理和の入力で観測した基準クロック、イネーブルクロック、排他的論理和回路の入力である半導体集積回路内の基準クロック、イネーブルクロック、半導体集積回路102にて生成される2逓倍クロック及び前記クロックの分周後のクロック信号を示したものである。左側が補正後の基準クロックとイネーブルクロックのデューティを補正する前、右側が両クロックのデューティを補正した後のタイミングを示している。尚、一般的に半導体回路内部には遅延が存在するが、説明を簡単にするため信号の遅延を無視したタイミング図を記載している。図13は入力IOの立下り遅延量と立ち上がり遅延量の違いによりイネーブルクロックのデューティがΔto2悪化した場合を想定している。イネーブルクロック信号がデューティ劣化したまま排他的論理和回路113に到達した場合、図13の補正前の2逓倍クロックに示すとおり、クロック周期及びデューティはイネーブルクロックを2逓倍したものと異なっていることが分かる。本発明では2逓倍クロックの周波数及びデューティを改善するため、半導体集積回路より出力された分周クロックを再び制御装置に戻している。図13のタイミング図における半導体集積回路より出力された分周クロックが1201に入力された場合、例えばデューティ比の基準を50%とするとΔto2の劣化分だけ基準を満たしていないこととなり1202にて補正値が算出される。算出結果に基づき112のクロック生成回路にて図13の補正後のイネーブルクロックが生成される。新たに生成されたイネーブルクロックは再び入力IOでH幅を伸張するが、図13に示すとおり排他的論理和の入力におけるイネーブルクロックを見た場合、デューティ比は50%となる。したがって排他的論理和の結果である2逓倍クロックの周期及びデューティ比は改善され、所望の2逓倍クロックを得ることが可能となる。第4の実施の形態との違いは、基準クロック及びイネーブルクロックの両信号のデューティが劣化した場合においても、2逓倍クロックの周期及びデューティ比を改善できる点である。
図14は、本発明に係る半導体集積回路の第5の実施の形態のフローチャートを示しており、より詳細な動作ついて説明する。
図14の501〜504、509〜513、1105〜1108の説明は、第2の実施形態及び第4の実施形態で述べているので省略する。1401は、基準クロックの位相を1/2N(Nは正の整数)周期遅延させた新たな基準クロックと遅延量が0の新たなイネーブルクロックを生成するステップ、1405は、半導体集積回路内の分周回路903の出力信号のデューティ比を測定するステップ、1406は、デューティ比が50%すなわちL幅とH幅の差が0となっているか判定するステップ、1407は、クロックデューティ比の補正値を算出するステップ、1408は、イネーブルクロックのデューティ比を補正するステップである。
以上のように構成された第5の実施の形態のクロック発生回路について、以下、その動作を説明する。
処理1411と1412は、同様の構成となっており、第4の実施の形態に追加された処理は1412であり、ステップ1401にて遅延0の信号を基準クロックではなくイネーブルクロックとして処理が行われる。
このように2逓倍クロックを生成するために必要な2つクロックに対して同様の処理を行うことで、基準クロック及びイネーブルクロックの排他的論理和までのデューティ劣化が改善され、より高精度な2逓倍クロックの生成を実現することができる。
図15は本発明に係る半導体集積回路の第6の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を2逓倍する構成の回路を示す。
図15において、1501は、半導体集積回路102に集積された排他的論理和回路の出力である2逓倍クロックの周波数を測定する回路である。1502は、1501において測定された結果の中で周波数が0MHzの時のイネーブルクロックの位相を記憶する回路である。1503は、次のイネーブルクロックの位相を算出する回路である。1504は、1503で算出された位相に基づいてイネーブルクロックを生成する回路である。
以上のように構成された第6の実施の形態のクロック発生回路について、以下、その動作を説明する。
以上の処理により生成された2逓倍クロックにより、信号処理回路321は動作する。
図17は、本発明に係る半導体集積回路の第6の実施の形態のフローチャートを示しており、より詳細な動作ついて説明する。
以上のように構成された第6の実施の形態のクロック発生回路について、以下、その動作を説明する。
ステップ1701は、変数N及び位相tの初期値を設定した後で、ステップ1702において、入力クロックの2逓倍クロックを生成するために必要となる基準クロック及び基準クロックに対して位相tずれたイネーブルクロックを生成する。ステップ504では、半導体集積回路に信号を入力する。ステップ1703は、半導体集積回路の排他的論理和回路より出力される2逓倍クロックの周波数を測定する。ステップ1704は、クロック周波数が0MHzであるかどうか判定する。0MHzでない場合はステップ1708にて位相をΔt進めて再度1702にて新たなイネーブルクロックを生成する。同様の処理が行われる。0MHzである場合は、ステップ1705にて位相を記憶する。ステップ1706は、N=2すなわちクロック0MHzの位相を2度記憶したかどうかを判定する。位相の記憶が1度目であれば、ステップ1707にてNをカウントし、ステップ1708以降の同様の処理を再度行う。位相の記憶が2度目であれば、ステップ1709おいてイネーブルクロックの新たな位相tck2を算出し、ステップ509以降の処理が行われる。
このように2逓倍クロックを生成するために必要であるイネーブルクロックの位相を最適化することで、2逓倍クロックのデューティ劣化を改善し、より高精度な2逓倍クロックの生成を実現することができる。
尚、図18に示すように排他的論理和の出力を1/2に分周する回路903の出力のデューティ比の測定することにより、位相を決定した場合でも同様の効果が得られ、特に制御装置101への入力に周波数の限界がある場合に有効である。
図19は本発明に係る半導体集積回路の第7の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を2逓倍する構成の回路を示す。
図19において、1801は、基準クロックが排他的論理和回路113の入力へ到達するまでのデューディ劣化量を記憶する回路である。1802は、イネーブルクロックが排他的論理和回路113の入力へ到達するまでのデューディ劣化量を記憶する回路である。前記デューティ劣化量は、半導体集積回路の設計段階で例えば静的タイミング検証等で予測することができる。
以上のように構成された第8の実施の形態のクロック発生回路について、以下、その動作を説明する。
図20は基準クロック、イネーブルクロック、排他的論理和回路の入力である半導体集積回路内の基準クロック、イネーブルクロック、排他的論理回路113の入力における基準クロック、排他的論理回路113の入力におけるイネーブルクロック、半導体集積回路102にて生成される2逓倍クロックのタイミング図を示したものである。左側が、1801、1802の位相補正データなしの場合、右側が、1801、1802の位相補正データありの場合のタイミング図である。尚、一般的に半導体回路内部には遅延が存在するが、説明を簡単にするため信号の遅延を無視したタイミング図を記載している。
補正がない場合は、図20を見て分かるとおり半導体集積回路の内部にてクロック信号のデューティ劣化があったとすると、2逓倍クロックのデューティ及び周波数の劣化を発生する。しかしながら、本発明では、図20の右側に示すとおり、予めデューティ劣化量を予測し、入力クロックに対して補正をかけて生成することで高精度な2逓倍クロックの生成を実現する。
図21は、本発明に係る半導体集積回路の第7の実施の形態のフローチャートを示している。図21の2101は、基準クロックが排他的論理和回路113の入力へ到達するまでのデューディ劣化量及びイネーブルクロックが排他的論理和回路113の入力へ到達するまでのデューディ劣化量を記憶するステップである。
以上のように構成された第7の実施の形態のクロック発生回路について、以下、その動作を説明する。
図21の2101は、基準クロックが排他的論理和回路113の入力へ到達するまでのデューディ劣化量及びイネーブルクロックが排他的論理和回路113の入力へ到達するまでのデューディ劣化量を記憶するステップであり、信号を設定するステップ509にて基準クロック及びイネーブルクロックのデューティを補正する。以降、ステップ509〜513までの処理が行われる。
図22は本発明に係る半導体集積回路の第8の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を2逓倍する構成の回路を示す。
図22において、太枠で示した2201は、信号処理回路321の動作に関係する入出力IO群であり、他の動作に関係するIOとは電源が分離されている。太枠で示した2202は、信号処理回路321及び周辺回路全てを示しており、他の動作回路とは電源が分離されている。太枠で示した2203は、本発明のクロック発生回路全体を示しており、他の動作回路とは電源が分離されている。太枠で示した2204は、本発明のクロック発生回路の入力ピンを示しており、他の動作回路とは電源が分離されている。太枠で示した2205は、本発明のクロック発生回路の出力ピンを示しており、他の動作回路とは電源が分離されている。尚、半導体集積回路の外部の制御装置の図については省略する。
以上のように構成された第8の実施の形態のクロック発生回路について、以下、その動作を説明する。
さらに、第2の特徴について図23のフローチャートを用いて説明する。フローチャートは、半導体集積回路の検査に関するものであり、ある検査パターンを入力し、高電圧側と低電圧側において検査を行っている処理の流れを示している。フローチャートのステップ2302の電源電圧A +α(αは正の小数)は図22の2201の電圧、電源電圧B+β(βは正の小数)は図22の2202の電圧、電源電圧Cは図22の2203の電圧、電源電圧Dは図22の2204の電圧、電源電圧Dは図22の2205の電圧を示している。フローチャートのステップ2311の電源電圧A -αは図22の2201の電圧、電源電圧B-βは図22の2202の電圧、電源電圧Cは図22の2203の電圧、電源電圧Dは図22の2204の電圧、電源電圧Dは図22の2205の電圧を示している。尚、フローチャートでは、通常の信号処理ではPLL(Phase locked loop)を使用して動作し、検査では図22のように電源を分離した本発明のクロック制御回路により動作するものとする。検査容易化のためPLL(Phase locked loop)を使用せず外部より入力する技術は、周知の技術であるためその説明は省略する。図23の2301は、検査を開始するステップ、2302は、高電圧側の電源電圧を設定するステップ、2303は、電源を立ち上げるステップ、2304は、検査パターンに関係する入出力信号を設定するステップ、2305は、半導体集積回路が所望の電源電圧で正しく動作するか検査するための検査パターンを入力するステップ、2306は、第2から第7の実施の形態で説明している基準クロック及びイネーブルクロックのデューティを補正するステップ、2307は、補正後の両入力クロックの周波数やデューティ等を設定するステップ、2308は、再度、半導体集積回路が所望の電源電圧で正しく動作するか検査するための検査パターンを入力するステップ、2309は、検査パターンにおいて期待する出力結果と一致するか否か判定するステップ、2310は、電源を立ち下げるステップ、2311、低電圧側の電源電圧を設定するステップ、2312は、電源を立ち上げるステップ、2313は、検査パターンに関係する入信号の入力タイミング等を設定するステップ、2314は、半導体集積回路が所望の電源電圧で正しく動作するか検査するための検査パターンを入力するステップ、2315は、検査パターンで期待する出力結果と一致するか否か判定するステップ、2316は、電源を立ち下げるステップ、2317は、検査を終了するステップである。
以上のように構成された第8の実施の形態のクロック発生回路について、以下、その動作を説明する。
第2の特徴は、ステップ2302及び2311にて、検査専用回路であるクロック発生回路の電源電圧を固定し、基準クロック及びイネーブルクロックのデューティ劣化を最小限に抑えている点である。電源を分離することで個別に電源電圧を設定できるように工夫している。尚、検査専用回路であるクロック発生回路の電源電圧を固定したとしても、実際に使用される回路については電圧固定となっていないため、検査として問題はない。
図24は本発明に係る半導体集積回路の第9の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を2逓倍する構成の回路を示す。
図24において、2401は、信号処理回路321へのクロックの供給を制御する回路、2402は、クロック制御回路2401において2逓倍クロック停止を制御する外部信号である。
図26は、本発明に係る半導体集積回路の第9の実施の形態のフローチャートを示しており、より詳細な動作ついて説明する。
以上のように構成された第9の実施の形態のクロック発生回路について、以下、その動作を説明する。
ステップ2601にて、半導体集積回路の内部で生成される2逓倍クロックを停止する。2逓倍クロックを停止した状態で、基準クロックの補正が行われる。基準クロックの補正が行われた後で、ステップ2602にて2逓倍クロックの停止は解除され、ステップ511にて信号処理が行われる。
以上のように、基準クロックの補正を行う時に、信号処理への2逓倍クロックの供給を停止することで、信号処理回路の動作により発生する電源ノイズ等の影響を無視した状態で基準クロックの補正を実現する。したがって、電源ノイズを無視した状態で、基準クロックの補正が実現でき、より高精度な2逓倍クロックの生成を可能とする。尚、第4の実施の形態に対して回路2401及び2402を追加した内容について動作を説明したが、他の実施例と組み合わせた場合においても同様の効果が得られる。
図25は本発明に係る半導体集積回路の第10の実施の形態の構成図である。本実施形態は、代表例として入力クロックの周波数を2逓倍する構成の回路を示す。
図25において、2501は、半導体集積回路に集積された信号処理回路321より出力される信号を停止する回路、2502は、出力制御回路2501を制御する外部信号である。
図27は、本発明に係る半導体集積回路の第10の実施の形態のフローチャートを示しており、より詳細な動作ついて説明する。
図27の2701は、半導体集積回路における信号処理回路321の出力信号を停止するステップ、2702は、出力信号の停止を解除するステップである。
以上のように構成された第10の実施の形態のクロック発生回路について、以下、その動作を説明する。
ステップ2701にて、半導体集積回路に集積された信号処理回路321の出力信号を停止する。出力信号を停止した状態で、基準クロックの補正が行われる。基準クロックの補正が行われた後で、ステップ2702にて出力信号の停止は解除され、ステップ511にて信号処理の結果は外部へ出力される。
以上のように、基準クロックの補正を行う時に、信号処理回路の出力を停止することで、信号処理回路の出力信号が変化した時に出力信号のIOで発生する電源ノイズの影響を、分周回路903の出力信号がIOを通過するときに受けなくなる。したがって、IOにおける電源ノイズを無視した状態で、基準クロックの補正が実現でき、より高精度な2逓倍クロックの生成を可能とする。尚、第4の実施の形態に対して回路2501及び2502を追加した内容にて動作を説明したが、他の実施例と組み合わせた場合においても同様の効果が得られる。
102 半導体集積回路
111 半導体集積回路に入力するクロック信号を生成する回路
112、1504 基準クロックに対して1/4周期遅延させたクロック信号を生成する回路
113 2逓倍回路
301、302、901、1201 クロックデューティ測定回路
303、304、902、1202 デューティ判定回路
321 信号処理回路
601、1501 クロック周波数測定回路
602 クロック周波数判定回路
903 分周回路
1502、1801、1802 記憶回路
1503 基準クロックに対して遅延させる量を決定する回路
2401 クロック停止回路
2501 出力停止回路
Claims (12)
- 半導体集積回路に入力するクロック信号を生成する装置と、前記装置により生成されたクロックに対して1/2N(Nは正の整数)周期遅延させたクロック信号を生成する装置と、両信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とするクロック発生装置
- 請求項1のクロック信号を半導体集積回路の外部に出力する装置と、前記出力クロック信号のデューティ比を算出する装置と、前記装置により得られたデューティ比が基準を満たしているか否か判定する装置と、前記装置によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項1のクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、請求項1のクロック信号に対して1/2N(Nは正の整数)周期遅延させたクロック信号を半導体集積回路の外部に出力する装置と、前記出力クロック信号のデューティ比を算出する装置と、前記装置により得られたデューティ比が基準を満たしているか否か判定する装置と、前記装置によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号のデューティ化が基準を満たすように請求項1のクロック信号に対して1/2N(Nは正の整数)周期遅延させたクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、前記補正が行われた新たな両クロック信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とするクロック発生装置
- 請求項1の排他的論理装置の結果を外部に出力する装置と、前記出力クロック信号の周期を測定する装置と、前記装置により得られた周期が基準を満たしているかどうか判定する装置と、前記装置により周期が基準を満たしていないと判断された場合に出力クロック信号の周期が基準を満たすように請求項1のクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、前記補正が行われた新たなクロック信号と請求項1のクロック信号に対して1/2N(Nは正の整数)周期遅延させたクロック信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とするクロック発生装置
- 請求項1の排他的論理装置の結果をN分周する装置と、前記装置の出力クロック信号を外部に出力する装置と、前記出力クロック信号のデューティ比を測定する装置と、前記装置により得られたデューティ比が基準を満たしているかどうか判定する装置と、前記装置によりデューティ比が基準を満たしていないと判断された場合に出力クロック信号の周期が基準を満たすように請求項1のクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、前記補正が行われた新たなクロック信号と請求項1のクロック信号に対して1/2N(Nは正の整数)周期遅延させたクロック信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とするクロック発生装置
- 請求項3または4のクロック発生装置において生成された新たなクロック信号を1/2N(Nは正の整数)周期遅延させる装置と、請求項3または4のクロック信号に対して1/2N(Nは正の整数)周期遅延させたクロック信号の遅延値を0とする装置と、請求項3または4の装置とを有していることを特徴とするクロック発生装置
- 請求項1のクロック信号を生成する装置と、半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号を生成する装置と、前記両信号の排他的論理和を出力する排他的論理和装置と、排他的論理装置の結果を外部に出力する装置と、出力されたクロックの周期を測定する装置と、前記周期を記憶する記憶装置と、前記半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号の位相を時刻t秒(tは正の小数)ずらして半導体集積回路へ入力するクロック信号を生成する装置と、前記処理を出力クロック周期が0となる時刻を2回記憶するまで繰り返す装置と、前記クロック周期が0となる2つの時刻の和の1/2の時刻クロック信号と位相をずらしたクロック信号を生成する装置とを有していることを特徴とするクロック発生装置
- 請求項1のクロック信号を生成する装置と、半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号を生成する装置と、前記両信号の排他的論理和を出力する排他的論理和装置と、排他的論理装置の結果の周波数を1/2にする分周装置と、前記分周装置の結果を外部に出力する装置と、出力されたクロックのデューティ比を測定する装置と、前記デューティ比を記憶する記憶装置と、前記半導体集積回路に入力するクロック信号と同位相のもう一つのクロック信号の位相を時刻t秒(tは正の小数)ずらして半導体集積回路へ入力するクロック信号を生成する装置と、前記処理を出力クロックのデューティ比が0もしくは100%となる時刻を2回記憶するまで繰り返す装置と、前記クロックデューティ比が0もしくは100%となる2つの時刻の和の1/2の時刻だけクロック信号と位相をずらしたクロック信号を生成する装置とを有していることを特徴とするクロック発生装置
- 請求項1のクロック発生装置においてクロック信号及びもう一つのクロック信号が排他的論理和装置に到達するまでにデューティ劣化する量を静的タイミング検証結果より算出する装置と、前記装置により得られた結果から排他的論理和装置に到達したときの信号のデューティ比が基準を満たすようクロック信号及びもう一つのクロック信号のデューティ比を補正する装置と、前記装置により得られた新たなクロック信号を生成する装置と、
前期補正後の両信号の排他的論理和を出力する排他的論理和装置とを有していることを特徴とするクロック発生装置 - 請求項1のクロック発生装置を内蔵する半導体集積回路において外部から入力されるクロック信号とクロック信号の周期を1/2N(Nは正の整数)ずらしたもう一つのクロック信号の入力IOのみの電圧を決定する電源装置と、前記信号以外の他の信号のみの電圧を決定する電源装置と、請求項1の2つのクロック信号の電源電圧をデューティ劣化が最も小さい電圧条件に設定する装置とを有していることを特徴とする半導体集積回路
- 請求項2から6のクロック発生装置の出力クロック信号の出力IOのみの電圧を決定する電源装置と、出力クロック信号の電源電圧をデューティ劣化が最も小さい電圧条件に設定する装置とを有していることを特徴とする半導体集積回路
- 請求項1のクロック発生装置においてクロック信号のデューティ比を補正する時に半導体集積回路内で生成されるN逓倍クロックの内部回路への供給を停止する装置と、
クロック信号のデューティ比補正後にクロック停止を解除する装置とを有していることを特徴とする半導体集積回路 - 請求項1のクロック発生回路においてクロック信号のデューティを補正する時に入力及び出力信号をHまたはL固定する装置と、クロック信号のデューティ比補正後に出力信号のHまたはLを固定解除する装置とを有していることを特徴とする半導体集積回路
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Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS633629A (ja) * | 1986-06-24 | 1988-01-08 | キヤノン株式会社 | 携帯型電子機器の充電制御装置 |
JPS6378610A (ja) * | 1986-09-22 | 1988-04-08 | Nec Corp | 2逓倍クロツク発生回路 |
JPS63237610A (ja) * | 1987-03-25 | 1988-10-04 | Nec Corp | 半導体集積回路 |
JPH03224020A (ja) * | 1990-01-30 | 1991-10-03 | Fujitsu Ltd | クロック受信回路 |
JPH09294058A (ja) * | 1996-04-25 | 1997-11-11 | Kyocera Corp | 逓倍回路 |
JPH11355107A (ja) * | 1998-06-09 | 1999-12-24 | Matsushita Electric Ind Co Ltd | 高周波数クロック発生用回路 |
JP2002064367A (ja) * | 2000-08-16 | 2002-02-28 | Nippon Telegr & Teleph Corp <Ntt> | クロック逓倍回路 |
JP2002217697A (ja) * | 2001-01-19 | 2002-08-02 | Fujitsu Quantum Devices Ltd | クロック信号補正回路および半導体装置 |
JP2003198339A (ja) * | 2001-12-21 | 2003-07-11 | Mitsubishi Electric Corp | 半導体装置 |
-
2005
- 2005-08-05 JP JP2005228180A patent/JP2007043622A/ja active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS633629A (ja) * | 1986-06-24 | 1988-01-08 | キヤノン株式会社 | 携帯型電子機器の充電制御装置 |
JPS6378610A (ja) * | 1986-09-22 | 1988-04-08 | Nec Corp | 2逓倍クロツク発生回路 |
JPS63237610A (ja) * | 1987-03-25 | 1988-10-04 | Nec Corp | 半導体集積回路 |
JPH03224020A (ja) * | 1990-01-30 | 1991-10-03 | Fujitsu Ltd | クロック受信回路 |
JPH09294058A (ja) * | 1996-04-25 | 1997-11-11 | Kyocera Corp | 逓倍回路 |
JPH11355107A (ja) * | 1998-06-09 | 1999-12-24 | Matsushita Electric Ind Co Ltd | 高周波数クロック発生用回路 |
JP2002064367A (ja) * | 2000-08-16 | 2002-02-28 | Nippon Telegr & Teleph Corp <Ntt> | クロック逓倍回路 |
JP2002217697A (ja) * | 2001-01-19 | 2002-08-02 | Fujitsu Quantum Devices Ltd | クロック信号補正回路および半導体装置 |
JP2003198339A (ja) * | 2001-12-21 | 2003-07-11 | Mitsubishi Electric Corp | 半導体装置 |
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