JP2008249529A - ジッタ判定回路およびジッタ判定方法 - Google Patents

Abstract

【課題】従来のジッタを測定する回路では、簡単な回路構成で、正確にジッタの変動率を測定することが困難であった。
【解決手段】ジッタ判定回路は、発振回路と、ＰＬＬ回路の出力クロックが与えられ、測定期間指定信号に基づいて、測定期間信号を出力する測定期間設定回路と、測定期間信号が出力されている間に発振回路の出力するクロック数をカウントするカウンタと、測定期間信号が出力されている間に発振回路の出力するクロック数の基準カウント値を設定する基準カウント値決定回路と、カウンタのカウントした最大カウント値、最小カウント値及び基準カウント値に基づいてＰＬＬ回路のジッタの誤差を判定する誤差判定回路とを有する。
【選択図】図１

Description

本発明はジッタ判定回路を搭載した半導体装置およびそのジッタ判定方法に関する。

近年、半導体素子の微細化に伴い、半導体素子で構成する集積回路も大規模化している。そのため、近年の集積回路では、その内部に位相同期回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ ＬＯＯＰ：以下、ＰＬＬ回路と称す）なども内蔵されている。このＰＬＬ回路は、チップ内部のクロック信号を生成するとともに、外部のクロックとの位相を合わせる役目も果たしている。
このＰＬＬ回路はフィードバック回路であるため、安定性によってはクロック周波数が変動する場合がある。このクロックの位相が変動する場合の変動幅としてジッタがある。このジッタの変動幅が大きいと、クロックに同期して動作する集積回路の動作の安定性に影響が生じてしまう。そこで、ＰＬＬ回路を含んだ集積回路のジッタを測定する技術が、特許文献１、特許文献２などに記載されている。

特許文献１に記載の技術では、テスト用の入力信号の位相を変化させながら入力している。そして、受信クロックに同期してラッチしたテスト用の入力信号を出力し、出力期待値と比較を行うことで、その変動幅を判定している。

特許文献２に記載の技術では、内部にウィンドウクロック発振回路という発振回路を設けている。そして、ウィンドウクロックの立ち下がりを遅延させる回路を用いて、ＰＬＬ回路の出力するクロックを計数する時間を適宜変化させて、ＰＬＬ回路の出力するクロックの立ち下がり数を元にジッタを検査している。

しかしながら、特許文献１に記載の技術ではテストボードによるＰＬＬを内蔵した回路までのジッタなどを含んでしまうため、内蔵したＰＬＬ回路自体のジッタを正確に判定できないという問題がある。また、特許文献２に記載の技術では内部回路が持つ遅延回路が、電圧や温度条件などによりその特性が異なってきてしまう。そのため、周囲の環境などによって測定したジッタが変化してしまう場合があり、正確にジッタを判定することは困難であった。また、特許文献２に記載の回路などでは、その回路自体が複雑となり、回路規模が増大してしまっていた。
特開平１０−２６７９９９号公報 特開２００３−１７９１４２号公報

従来のジッタを測定する回路では、簡単な回路構成で、正確にジッタの変動率を測定することが困難であった。

本発明の実施の態様によるジッタ判定回路は、発振回路と、ＰＬＬ回路の出力クロックが与えられ、測定期間指定信号に基づいて、測定期間信号を出力する測定期間設定回路と、測定期間信号が出力されている間に発振回路の出力するクロック数をカウントするカウンタと、測定期間信号が出力されている間に発振回路の出力するクロック数の基準カウント値を設定する基準カウント値決定回路と、カウンタのカウントした最大カウント値、最小カウント値及び基準カウント値に基づいてＰＬＬ回路のジッタの誤差を判定する誤差判定回路とを有する。

本発明の実施の態様によるジッタ判定方法は、ＰＬＬクロックの周期の整数倍に相当する測定期間を設定し、発振回路が、１回の測定期間中に出力する基準クロック数を決定し、発振回路が、１回の測定期間中に実際に出力するクロック数を、複数の測定期間にわたって複数回カウントし複数回カウントしたカウント値のうち、最大カウント値および最小カウント値を抽出し、最大カウント値、最小カウント値および基準カウント値に基づいてＰＬＬクロックのジッタを判定する。

比較的簡単な回路構成を用いて、正確にジッタを測定することが可能となる。また、極めて容易な計算でジッタを求めることが可能となる。

以下、図面を用いて本発明の実施の形態について詳細に説明する。
実施の形態１
図１は、本発明の実施の形態１のジッタ測定装置１を示すブロック図である。図１に示すように本実施の形態のジッタ測定装置１は、測定期間設定回路１０、ＡＮＤ回路１１、基準カウント値決定回路１２、発振制御回路１３、発振回路１４、カウンタ１５、ラッチ回路１６、最大カウント値記憶回路１７、最小カウント値記憶回路１８、誤差計算回路１９及び判定回路２０を有している。また、図示していないがジッタ測定の対象となるＰＬＬ回路も有している。

測定期間設定回路１０には、測定期間指定信号と、ＰＬＬ回路が出力するＰＬＬクロックが入力されている。測定期間設定回路１０は、測定期間指定信号が指定する測定期間に基づいて、測定期間中であることを示す信号を出力する。ここで測定期間指定信号は、ＰＬＬクロック周期の整数倍（ＰＬＬクロック数）を示す信号である。例えば、測定期間指定信号が示す値がＰＬＬクロック周期の３５倍であるとするならば、測定期間設定回路１０は、入力されるＰＬＬクロックで３５クロックの間、Ｈレベルとなるような信号を出力し、それ以外の期間はＬレベルとなるような信号を出力する。

ＡＮＤ回路１１は、測定期間設定回路１０の出力と発振回路１４の出力の論理積を出力する回路である。つまり、測定期間設定回路１０が、測定期間中であることを示すＨレベルを出力している間だけ、発振回路１４の出力するクロック信号を出力する。

基準カウント値決定回路１２は、測定期間設定信号に基づいて、基準カウント値を設定する回路である。ここで、基準カウント値とは測定期間指定信号と、発振回路１４の発振周波数に基づいて決定される２^ｎに相当する数である。

発振制御回路１３は、基準カウント値と、カウンタ１５、ラッチ回路１６を介して出力されたカウント値（カウンタ値については後述する）を比較して、比較結果に基づいて発振回路１４の発振周波数を制御する回路である。この発振制御回路１３は、基準カウント値と、カウント値が等しくなるように発振回路１４の発振周波数を制御する。また、発振制御回路１３は、基準カウント値と、カウント値が等しいかどうかを示す発振制御成否信号を外部へと出力する。

発振回路１４は、発振制御回路１３の出力に基づいて、その発振周波数が変化するクロック信号を出力する発振回路である。この発振回路１４が出力するクロック信号は、上記したＡＮＤ回路１１へと入力される。

カウンタ１５は、ＡＮＤ回路から出力されるＡＮＤ出力クロックを計数するカウンタ回路である。このカウンタ１５は、例えば測定期間中であることを示す測定期間設定回路１０の出力がＨレベルになることによってリセットされる。そして、カウンタ１５は、測定期間設定回路１０の出力がＬレベルになるまでの間、ＡＮＤ回路１１から出力されるＡＮＤ出力クロック信号をカウントする。カウンタ１５がカウントしたＡＮＤ出力クロック数は、カウント値としてラッチ回路１６へと出力される。ここで、カウンタ１５がカウントするＡＮＤ出力クロック数は、例えば立ち上がりエッジ（ＬからＨ）、立ち下がりエッジ（ＨからＬ）の回数などで得ることが可能である。また、出力されるクロックの切り替わりの回数（ＨからＬ、ＬからＨ）で、このカウンタ１５がカウントしたカウント値とすることも可能である。

ラッチ回路１６は、カウンタ１５がカウントしたカウント値を保持する回路である。ここで保持されたカウント値は、発振制御回路１３、最大カウント値記憶回路１７、最小カウント値記憶回路１８に出力される。

最大カウント値記憶回路１７は、ラッチ回路１６が保持するカウント値と、最大カウント値記憶回路１７が記憶しているカウント値を比較し、ラッチ回路１６の保持するカウント値の方が大きい場合はその値を新たに記憶する。最大カウント値記憶回路１７が記憶しているカウント値の方が大きい場合は、その記憶しているカウント値を保持する。

最小カウント値記憶回路１８は、ラッチ回路１６画保持するカウント値と、最小カウント値記憶回路１８が記憶しているカウント値を比較し、ラッチ回路の保持するカウント値の方が小さい場合はその値を新たに記憶する。最小カウント値記憶回路１８が記憶しているカウント値の方が小さい場合は、その記憶しているカウント値を保持する。

誤差計算回路１９は、最大カウント値記憶回路１７、最小カウント値記憶回路が保持しているカウント値及び基準カウント値決定回路１２の出力する基準カウント値から、ジッタの誤差を計算し出力する。

判定回路２０は、誤差計算回路１９が出力したジッタの誤差（変動幅）を基にして、ジッタに対する良否を行う判定を行い判定結果を出力する。この判定回路２０および誤差計算回路１９によって、誤差判定回路が構成されるものとする。

このように構成された本実施の形態のジッタ判定回路１の動作について、以下に説明する。図２は、本実施の形態のジッタ判定回路の動作を示すフローチャートである。本実施の形態の動作について図２を用いて詳細に説明する。

まず、図２のステップＳ１において、測定期間指定信号が外部より入力される。ここで、測定期間指定信号は、ＰＬＬクロックのＰＬＬクロック数を指定する信号である。測定期間設定回路１０は、測定期間指定信号に基づいたＰＬＬクロック数の間だけＨレベルの信号を出力する。

また、測定期間指定信号に基づいて、基準カウント値決定回路１２は、基準カウント値を設定する。この基準カウント値を設定する手順は以下の通りである。

図２のステップＳ２において、発振回路１４の発振周波数を最高周波数に設定する。そして、この最高周波数で発振回路１４を発振させた状態で、測定期間設定回路１０が。測定期間指定信号に基づいたＰＬＬクロック数の間だけＨレベルの信号を出力する。この状態で、カウンタ１５は、ＡＮＤ出力クロックをカウントする。

図２のステップ３において、このカウント値は基準カウント値決定回路１２へと入力され、基準カウント値決定回路１２は、このカウント値を超えない範囲で最大となる２のべき乗（２^ｎ）の値を基準カウント値として設定する。

上記のステップ１からステップ３を、例として数字を挙げて説明する。なお以下にあげる数値は、理解を助けるために極めて小さな数字を挙げて説明するものであり、実際は数百ＭＨｚ、数ＧＨｚというオーダーで行われるものである。

まず、ステップＳ１において測定期間指定信号が、例えばＰＬＬクロックで１０クロック分の測定期間を指定したとする。ここで、発振回路１４は、発振最高周波数がＰＬＬクロックの１０倍の周波数であるとする。この場合、ＰＬＬクロックで１０クロックに相当する測定期間であれば、カウンタ１５は、ＡＮＤ出力クロックを１００クロックカウントすることとなる。そこで、基準カウント値決定回路１２は、１００クロックを越さない２^ｎの値として２^６＝６４クロックを基準カウント値として設定する。以上のフローにより基準カウント値が設定された後、本実施の形態のジッタ判定回路１は、実際のジッタ判定動作となるステップＳ４以降の動作へと進む。

なお、本実施の形態では、入力されるＰＬＬクロックと発振回路１４の周波数の関係が不明な場合に発振回路１４が最大出力周波数で発信を行い、その結果、カウンタ１５が、カウントした値に基づいて基準カウント値を設定している。ただし、発振回路１４の発振周波数と入力されるＰＬＬクロックの周波数の関係が予め分かっている場合などは、発振制御回路１３によって発振周波数を必ずしも制御しなくても良い。この場合、基準カウント値決定回路１２は、予め分かっている周波数の関係に基づいた基準カウント値を保持する回路でも良い。

図２に示す、ステップＳ４において、測定期間設定回路１０は、ステップＳ２で指定したのと同じ期間に相当する測定期間を示す信号を出力する。この時、発振制御回路１３は基準カウント値決定回路１２が決定した発振周波数となるように発振回路１４を調整する。ここで決定された発振制御回路１３の発振回路１４への制御信号の出力は、次のステップＳ５では固定されて出力されるものとする。

その後、ステップＳ５において、発振制御回路１３は、上記のステップ４で決定された発振回路１４を制御する信号を固定して出力する。ステップＳ５では、測定期間中であることを示す信号が有効である間のＡＮＤ出力クロック（発振回路１４が、測定期間中に実際に出力するクロック数）をカウントする動作を複数回繰り返す。

つまり、
１．測定期間設定回路がＨレベルへと遷移
２．カウンタ１５をリセット
３．ＡＮＤ出力クロックのカウント開始
４．測定期間設定回路出力がＬレベルへと遷移
５．カウント終了
という動作を複数回繰り返す。そして、この一連の動作を行うたびに、カウンタ１５がカウントしたＡＮＤ出力クロックのカウント数は、ラッチ回路１６へと出力される。

ラッチ回路１６へと出力されたカウント値は、最大カウント値記憶回路１７、最小カウント値記憶回路１８で記憶されている最大カウント値、最小カウント値と比較される。このラッチ回路で保持されたカウント値が最大カウント値であれば最大カウント値記憶回路のカウント値が更新され、最小カウント値であれば最小カウント値記憶回路のカウント値が更新される。

そして、このステップＳ５における測定期間中のカウントを所定回数繰り返し、最大カウント値と、最小カウント値が決定されると、ステップＳ６へと進む。

ステップＳ６では、ステップＳ５で決定された最大カウント値と最小カウント値の差から、ＰＬＬクロックのジッタの変動幅が計算される。つまり、測定期間設定信号として常に同じ測定期間を設定し、その期間に出力されるＡＮＤ出力クロックのカウント値が異なるのであれば、ＰＬＬクロックはそのカウント値の分だけジッタを有することになる。本実施の形態では、このことを利用して、ジッタの誤差率が計算される。この計算は具体的には、
（最大カウント値―最小カウント値）／基準カウント値
という計算で求めることが出来る。ここで計算された誤差率は、判定回路２０へと出力され、判定回路２０において、誤差が許容範囲内であれば良と判定され、許容範囲外であれば否と判定される。

このように、本実施の形態では、測定期間指定信号によって、ＰＬＬクロック数に対応した測定期間を設定し、その測定期間中に発振回路１４から出力されるクロックに基づいたＡＮＤ出力クロックの最大カウント値、最小カウント値を用いて、ジッタの誤差率を判定する。したがって、従来のような大規模な回路を用いることなく、ジッタの誤差率を求めることが可能となる。また、従来の遅延回路のような、電圧条件、温度条件、製造時の不純物拡散による影響がない、安定したＰＬＬクロックのジッタの測定を行うことが可能となる。

実施の形態２
図３は、本発明の実施の形態２のジッタ測定装置３を示すブロック図である。なお、図３では、図１と共通する構成については、同一の符号を付し、その詳細な説明については省略する。

本実施の形態では、発振回路２１が外部からの信号によって動作を停止することが可能な発振回路である点が、実施の形態１と異なっている。発振回路２１は、外部より発振停止信号が入力された場合にその発振動作を停止する。この発振停止信号は、例えば本発明のジッタ測定回路２を制御する外部の制御回路より入力される。

回路動作においてＰＬＬ回路のジッタの測定は、常時行われるとは限らず、例えば一定周期ごとにジッタ測定を行う場合がある。そこで、本実施の形態では、ジッタの測定が行われない期間は、外部の制御回路が、発振停止信号を出力する。本実施の形態では、この発振停止信号が入力されている間は、発振回路２１は動作が停止している。したがって、発振回路の発振動作による余計な消費電力を削減することが可能となる。

実施の形態３
図４は、本発明の実施の形態２のジッタ測定装置２を示すブロック図である。なお、図４では、図１と共通する構成については、同一の符号を付し、その詳細な説明については省略する。

本実施の形態では、判定回路２２に基準カウント値決定回路１２の出力が入力される点が、実施の形態１と異なっている。実施の形態１で説明したように、カウンタ１５がカウントするＡＮＤクロック数は、ＡＮＤ回路１１が出力するクロックの立ち上がり、立ち下がりなど、任意の基準を設定することが可能である。このような場合、測定期間設定回路１０がＰＬＬクロックに基づいて測定期間開始を示す信号に遷移するタイミングと、発振回路１４による出力クロックの遷移のタイミング差の影響などによって、カウンタ１５が実際のクロック数に対して誤差をもってしまう可能性がある。例えば、カウンタ１５がＡＮＤ出力の立ち上がりエッジをカウントするような場合、発振回路１４の出力クロックの立ち上がりエッジと、測定期間開始を示す信号の立ち上がりがほぼ同時になってしまった場合などに、実際よりも１クロック少なくカウントしてしまう場合なども考慮される。

そこで、本実施の形態では、基準カウント値を判定回路２２に入力することにより、基準カウント値を基にしたカウンタ１５の誤差を考慮して、ジッタの良否判定を行うことが可能となる。

以上、本発明の実施の形態に基づいて詳細に説明したが、本発明は、実施の形態に限られず、当業者において種々の変形を行うことが可能である。例えば、各実施の形態を組み合わせて、ジッタ判定回路を構成することも可能である

本発明の実施の形態１のジッタ測定回路を示すブロック図である。 本発明のジッタ測定回路が実施するジッタ測定方法を示す図である。 本発明の実施の形態２のジッタ測定回路を示すブロック図である。 本発明の実施の形態３のジッタ測定回路を示すブロック図である。

符号の説明

１〜３ ジッタ判定回路
１０ 測定期間設定回路
１１ ＡＮＤ回路
１２ 基準カウント値決定回路
１３ 発振制御回路
１４、２１ 発振回路
１５ カウンタ
１６ ラッチ回路
１７ 最大カウント値記憶回路
１８ 最小カウント値記憶回路
１９ 誤差計算回路
２０、２２ 判定回路

Claims (8)

1. 発振回路と、
   ＰＬＬ回路の出力クロックが与えられ、測定期間指定信号に基づいて、測定期間信号を出力する測定期間設定回路と、
   前記測定期間信号が出力されている間に前記発振回路の出力するクロック数をカウントするカウンタと、
   前記測定期間信号が出力されている間に前記発振回路の出力するクロック数の基準カウント値を設定する基準カウント値決定回路と、
   前記カウンタのカウントした最大カウント値、最小カウント値及び前記基準カウント値に基づいて前記ＰＬＬ回路のジッタの誤差を判定する誤差判定回路とを有するジッタ判定回路。
2. 前記ジッタ判定回路は、さらに、
   前記基準カウント値決定回路の設定する基準カウント値に基づいて、前記発振回路の発振周波数を制御する発振制御回路を有すること特徴とする請求項１に記載のジッタ判定回路。
3. 前記測定期間信号は、複数回出力され、前記カウンタは、複数回出力される前記測定期間指定信号のそれぞれに対応して、前記発振回路の出力するクロック数を複数回カウントすることを特徴とする請求項１あるいは２に記載のジッタ判定回路。
4. 前記ジッタ判定回路は、さらに、
   前記カウンタが複数回カウントしたカウント値のうち、最大のカウント値を保持する最大カウント値記憶回路と、
   前記カウンタが複数回カウントしたカウント値のうち、最小のカウント値を保持する最小カウント値記憶回路とを有することを特徴とする請求項３に記載のジッタ判定回路。
5. 前記発振回路は、発振停止信号に基づいて発振動作を停止することを特徴とする請求項１乃至４のいずれか１項に記載のジッタ判定回路。
6. ＰＬＬクロックの周期の整数倍に相当する測定期間を設定し、
   発振回路が、１回の前記測定期間中に出力する基準クロック数を決定し、
   前記発振回路が、１回の前記測定期間中に実際に出力するクロック数を、複数の測定期間にわたって複数回カウントし
   前記複数回カウントしたカウント値のうち、最大カウント値および最小カウント値を抽出し、
   前記最大カウント値、前記最小カウント値および前記基準カウント値に基づいてＰＬＬクロックのジッタを判定するジッタ判定方法。
7. 前記基準カウント値は２をべき乗した値であることを特徴とする請求項６記載のジッタ判定方法。
8. 前記ジッタの判定は、前記最大カウント値と前記最小カウント値との差を、前記基準カウント値で徐することにより行われることを特徴とする請求項６あるいは７に記載のジッタ判定方法。
   

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