TWI638517B - 用於產生時脈之電子電路及其方法 - Google Patents

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Abstract

本發明之實施例提供一電子電路包括第一振盪器、第二振盪器以及輔助電路。第一振盪器，其係配置用以產生第一時脈訊號且具有第一喚醒延遲。第二振盪器，其係配置用以產生第二時脈訊號且具有第二喚醒延遲，第二喚醒延遲較第一喚醒延遲短。輔助電路係配置用以在第一振盪器喚醒期間提供第二時脈訊號作為一輸出訊號，以及在第一喚醒延遲後提供第一時脈訊號作為該輸出訊號。

Description

用於產生時脈之電子電路及其方法
本發明係有關於一種振盪器電路，以及關於減少晶體振盪器之喚醒延遲之方法與系統。
晶體振盪器用於各種應用，如在各種類型之電子設備中產生準確的時脈訊號。然而某些晶體振盪器，通常為低功率振盪器，雖然準確但是喚醒緩慢。
在此描述之本發明之實施例提供一電子電路包括第一振盪器、第二振盪器以及輔助電路。第一振盪器，其係配置用以產生第一時脈訊號且具有第一喚醒延遲。第二振盪器，其係配置用以產生第二時脈訊號且具有第二喚醒延遲，第二喚醒延遲較第一喚醒延遲短。輔助電路係配置用以在第一振盪器喚醒期間提供第二時脈訊號作為一輸出訊號，以及在第一喚醒延遲後提供第一時脈訊號作為該輸出訊號。
在部分實施例中，第一振盪器具有一第一準確度，以及其中該第二振盪器具有一第二準確度，其第二準確度較第一準確度差。在部分實施例中，第一振盪器包括晶體振盪器，以及其中第二振盪器包括自激振盪器。
在公開的實施例中，輔助電路包括多工器，其係配置用以將第一時脈訊號或第二時脈訊號之其中之一切換至一輸出端，且該輸出訊號係透過該輸出端來提供；以及計數器，其被配置用以計算預先定義的延遲，且當預先定義的延遲逾時，該多工器從輸出第二時脈訊號切換為輸出第一時脈訊號。
在替代性實施例中，輔助電路包括多工器，其係配置用以將第一時脈訊號或第二時脈訊號之其中之一切換至一輸出端，且該輸出訊號係透過該輸出端來提供，以及一偵測電路，其係配置用以反應當偵測到晶體振盪器達到預先定義的預期性能時將多工器從輸出第二時脈訊號切換為輸出第一時脈訊號。
在實施例中，第二振盪器或輔助電路係配置用以在開始提供第一輸出訊號作為輸出時脈訊號之後，中止第二振盪器。
根據本發明之實施例，另外提供時脈產生方法。該方法包括藉由具有第一喚醒延遲之第一振盪器產生第一時脈訊號，以及藉由具有第二喚醒延遲之第二振盪器產生第二時脈訊號，其第二喚醒延遲較第一喚醒延遲短。在第一振盪器喚醒期間提供第二時脈訊號作為輸出時脈訊號，以及第一喚醒延遲後提供第一時脈訊號作為輸出訊號。
根據本發明之實施例，提供電子裝置，其包括電子電路以及時脈產生電路。電子電路藉由一時脈訊號時控。該時脈產生電路包括第一振盪器、第二振盪器以及輔助電路。第一振盪器，其係配置用以產生第一時脈訊號且具 有第一喚醒延遲。第二振盪器，其係配置用以產生第二時脈訊號且具有第二喚醒延遲，第二喚醒延遲較第一喚醒延遲短。輔助電路，其係配置用以在第一振盪器喚醒期間用第二時脈訊號時控電子電路，以及在第一喚醒延遲後，用第一時脈訊號時控電子電路。
由隨後對於實施例及其搭配之釋例圖之詳細說明，本發明可更加完整了解。
20‧‧‧積體電路
24‧‧‧晶體振盪器
28‧‧‧自激振盪器
32‧‧‧多工器
36‧‧‧計數器
40‧‧‧控制模組
50、54、58‧‧‧步驟
62‧‧‧確認步驟
66‧‧‧切換步驟
70‧‧‧D型正反器
74‧‧‧及閘
78‧‧‧或閘
第1圖為一方塊示意圖，其根據本發明之實施例示意性地說明一積體電路(IC)包括一快速喚醒時脈產生電路；第2圖為一流程圖，其根據本發明之實施例示意性地說明一快速產生時脈之方法；以及第3圖為根據本發明之實施例之一時脈多工器之電路圖。
概述
本發明在此描述之實施例，其針對減少晶體振盪器之長喚醒(long wake-up)延遲提供改進方法及系統。該公開技術可被用於，例如，在移動計算裝置中產生時脈訊號，或在其他應用系統中呼叫時脈訊號，其時脈訊號為準確的且可快速喚醒的。雖然通常為非必要，這樣的應用系統趨向為低功率應用系統。
在部分實施例中，輸出時脈訊號係藉由時脈產生電路產生。該時脈產生電路包括晶體振盪器、自激振盪器以及輔助電路。自激振盪器之準確度通常較晶體振盪器低，但另一方面具有相當短的喚醒延遲(wake-up delay)。
在部分實施例中，雖然非必要，自激振盪器之尺寸通常可較晶體振盪器小，且/或功耗更低。在部分實施例中，自激振盪器可全部在裝置裡實現，此裝置係運用時脈訊號(如，矽積體電路)；然而晶體振盪器也可至少部分地在裝置外側實現，因而需要專用的裝置接腳及外部元件如晶體、電容以及/或電阻。
在部分實施例中，晶體振盪器以及自激振盪器皆於電源啟動時開始作動。此外，在輔助電路中的計數器開始計數一預先定義的延遲。計數器通常藉由自激振盪器提供時脈。最初，在計數器逾時之前，輔助電路提供自激振盪器之輸出作為輸出時脈訊號。在計數器逾時之後，輔助電路開始提供晶體振盪器之輸出作為輸出時脈訊號。
例如，輔助電路可包括多工器，其依據計數器狀態選擇自激振盪器之輸出或晶體振盪器之輸出之其中之一。用於計數器計數的預先定義的延遲通常至少設定為晶體振盪器之喚醒延遲之最壞情況。因此，當計數器逾時，晶體振盪器可安全地使用作一種穩定的及有效的時脈訊號。在切換至晶體振盪器後，自行中止自激振盪器的選擇性變化同樣地於下文描述。
系統描述
第1圖為方塊示意圖，其根據本發明之實施例示意性地說明積體電路(IC)20，其包括快速喚醒時脈產生電路。在本範例中，積體電路20為行動裝置或筆記型電腦的一部份。在替代性實施例中，已公開的時脈產生方案可被用於任意一種適合的電子設備。
在第1圖之實施例中，在積體電路20中之時脈產生電路包括一晶體振盪器24、一自激振盪器28以及輔助電路，其輔助電路包括多工器(MUX)32、時間計數器36以及一控制模組40(可選擇的)。多工器32接收晶體振盪器24及自激振盪器28之輸出作為其輸入，且選擇性地輸出其中之一。在多工器32的輸出端之時脈訊號，係被稱為由時脈產生電路所產生的輸出時脈訊號。多工器32係受計數器36(或至少依據計數器36之逾時/無逾時狀態)來控制。
晶體振盪器24被視為主要振盪器，且其被用於在正常及穩定態之情況下產生輸出時脈訊號。晶體振盪器24通常具高度準確度，例如，在百萬分之數十(ppm)之等級。晶體振盪器24通常具有長喚醒延遲。在例示性實施例中，晶體振盪器24之喚醒延遲係為數百毫秒之等級。
在一些實施例中，在晶體振盪器24之長喚醒延遲期間，時脈產生電路係使用自激振盪器28來產生輸出時脈訊號。自激振盪器28也稱為次要振盪器。自激振盪器28之準確度通常較晶體振盪器24低得多，例如，當經過校準溫度與製程變異後為百分之二到百分之三的等級，或在未校準下，為百分之數十的等級。一個裝置在製造期間通常只會被校準以補償製程變異。溫度補償電路可減少因為溫度造成的變異。
雖然自激振盪器28之準確度較低，但是自激振盪器28之緩醒延遲明顯較晶體振盪器24之喚醒延遲短。在部分實施例中，自激振盪器28在開始作動後(例如，電源啟動或重新啟動時)幾乎立即產生有效的時脈訊號。在其他實施例中，自激振盪器具有更短的喚醒延遲，其為幾微妙或更短之時間。
在各種實施例中，自激振盪器28可包括，例如，電阻-電容(RC)振盪器、環式振盪器或任意其他適合的振盪器類型。
在本專利應用及申請專利範圍中，振盪器(例如，晶體振盪器24或自激振盪器28)之準確度，此術語可參考為絕對的長期頻率準確度、短期抖動或偏移、相位雜訊以及/或任意其他相對於頻率準確度之適合基準。
在本專利應用及申請專利範圍中，振盪器(例如，晶體振盪器24或自激振盪器28)之喚醒延遲，此術語之定義為紀錄振盪器啟動後(例如，從電源啟動或重新啟動)直到振盪器達到其特定性能時產生時脈訊號之間的延遲時間。所謂的特定性能可有關於，例如，振幅、頻率準確度、穩定度、頻譜純度或任意其他適合的性能基準。
如第1圖所示之時脈產生電路之配置係為示例性配置，其單純描繪係為了概念清楚起見。在替代性實施例中，可運用任意其他適合配置。例如，時脈產生電路可包括一偵測電路以代替計數器36。偵測電路可用以驗證晶體振盪器24的性能以及偵測晶體振盪器24是否到達某些預先定義的預期性能。預期性能可包括時脈訊號之目標振幅，或任意其他適合參數，其可指出晶體振盪器24達到其穩定過程。在這些實施例中，偵測電路控制多工器32，例如，當偵測該晶體振盪器24達到預先定義的預期性能時，從自激振盪器28切換至晶體振盪器24之切換。使用偵測電路取代計數器可達成提前切換，因為其依據晶體振盪器24之實際性能而非最差性能。
通常，晶體振盪器24以及自激振盪器28產生之時脈訊號具有同樣頻率。另外，兩種振盪器亦可產生具有不同頻率的時脈訊號。在這樣的實施例中，輔助電路包括一個或多個分頻器或倍頻器，其與兩個時脈訊號到達多工器32時的頻率相匹配。
在各種實施例中，不同時脈產生電路之元件可運用任意適合的硬體實現，如特殊應用積體電路(ASIC)或場效可程式邏輯閘陣列(FPGA)。
運用自激振盪器減少晶體振盪器之長喚醒延遲
第2圖為一流程圖，其根據本發明之實施例示意性地說明快速產生時脈之方法。此方法開始於積體電路20啟動或其一部分啟動時。起初，預設情況下，多工器32被設定為提供自激振盪器28之輸出訊號作為輸出時脈訊號。
通常當電源起動，三個事件會同時被觸發：在次要振盪器啟動之步驟50，自激振盪器28開始運作。在主要振盪器啟動之步驟54，晶體振盪器24開始運作。在計數器啟動之步驟58，計數器36開始計數。
隨後於步驟50，有效的輸出時脈訊號幾乎立即出現於多工器32之輸出端。在此階段，輸出時脈訊號係由自激振盪器28產生，且因此其具較差的準確度。
計數器36係設置用於量測一預先定義的時間延遲。在部分實施例中，預先定義的延遲設置為晶體振盪器24之喚醒延遲之至少最壞情況。喚醒延遲之最壞情況可視為晶體振盪器24之所有可能的工作條件，例如，考慮所有電壓與溫度之範圍。此外，喚醒延遲之最壞情況也可視為一晶體振盪器至另一振盪器，其製造過程中的變異。若預期晶體振盪器24之喚醒延遲會在其使用壽命期間中惡化，則此因素可被列入考量。此外，可增加一合適的邊際。當正確地考量以上因素，可保證當計數器36逾時時，晶體振盪器24係為穩定的且可產生有效以及準確的時脈訊號。在替代性實施例中，無論如何，預先定義的延遲可被設定為任意其他之適合值。
在本範例中，計數器36利用自激振盪器28產生之時脈訊號來計算上述預先定義的延遲(因為在此階段，晶體振盪器24之輸出可能不可靠)。在一替代性實施例中，計數器之時控可藉由晶體振盪器24實現，而非藉由自激振盪器28。在該實施例中，當晶體振盪器24開始振盪，計算器即開始計算，且於晶體振盪器24於最差情況下穩定之後，計算其循環之預先定義的數值。
於計數器確認之步驟62，計數器36確認預先定義的延遲是否逾時。當預先定義的延遲已經逾時，則於切換之步驟66，計數器36切換多工器32以提供晶體振盪器24之輸出作為輸出時脈訊號。從此之後，輸出時脈訊號節由自激振盪器28產生，且因此其具有高準確度。
在部分實施例中，切換步驟66被設計為可使由自激振盪器至晶體振盪器之輸出訊號無縫之切換且僅引發少量暫態反應或無暫態反應。一符合此條件之多工器32之執行範例，如第3圖所示。
在部分實施例中，某些上述功能可藉由控制模組40執行。例如，控制模組可於電源啟動或重新啟動時啟動晶體振盪器24及自激振盪器28、藉由預先定義的延遲設定計數器36、啟動計數器36、初始化多工器32，以及/或反應計數器36逾期而切換多工器32。另外，任意或全部功能可藉由邏輯電路執行，其係耦接至振盪器、計數器及/或多工器；或藉由任意其他輔助電路之元件執行。
在部分實施例中，步驟66執行後(例如，切換至晶體振盪器24之輸出時脈訊號之後)，自激振盪器28自動中止。此特徵可幫助減少功率消耗。另外，自激振盪器28之中止可藉由任意輔助電路之元件執行，例如，藉由控制模組40。
第3圖為根據本發明之實施例示之多工器32之電路圖。第3圖之多工器可接受兩個時脈訊號作為輸入訊號，即是晶體振盪器24之輸出訊號以及自 激振盪器28之輸出訊號。該多工器電路也可接受一選擇訊號(例如，來自計數器36)，其選擇訊號指示多工器電路提供時脈訊號輸出作為輸出時脈訊號。第3圖之多工器電路包括四個D型正反器(D-FF)70，四個及閘74以及一個或閘78。
通常，四個D型正反器70皆具有非同步重設輸入端，其連接至一重設訊號，以確保電源啟動後之時脈輸出預設訊號。為圖示清楚起見，此特徵並未示於圖示。
假設兩個時脈訊號皆經由切換過程切換，且假設預設為「0」之選擇訊號(例如，選擇自激振盪器之輸出)，切換其選擇訊號至「1」時，將造成輸出時脈訊號無縫切換至晶體振盪器之輸出，且無突波(glitch)。
雖然在此描述之實施例主要述及自激振盪器結合晶體振盪器之作動，在此描述之方法與系統亦可被運用於其他應用，如其他各種適合的振盪器類型。在這樣的替代性實施例中，具有慢喚醒時間之任一種振盪器(主要振盪器)藉由與快喚醒振盪器(次要振盪器)搭配，其喚醒時間可被緩和，且經由主要振盪器之喚醒時間產生輸出時脈訊號。
因此，已察知以上描述之實施例藉由範例之方法引用之部分，且本發明並不侷限於上文中特別出示與描述之內容本發明之範圍包括各種於上文描述之特徵之組合與次組合，以及其變化與修改，其範圍可發生於已閱讀先前描述之本領域具通常知識之技術人員，以及其範圍未在現有技術中公開。在本專利應用中，當作參考文獻合併之文件不為此專利內容之一部份，除了以特定方式定義於此合併文件中之任意術語於本說明書中明確或隱含地創作之定義相衝突，僅本說明書中之定義應當被考慮。

Claims (15)

  1. 一種用於產生時脈之電子電路，其包括：具有一第一喚醒延遲之一第一振盪器，係配置用以產生一第一時脈訊號；具有一第二喚醒延遲之一第二振盪器，係配置用以產生一第二時脈訊號，該第二喚醒延遲較該第一喚醒延遲短；以及一輔助電路，係配置用以在該第一振盪器之喚醒期間提供該第二時脈訊號作為一輸出訊號，以及在該第一喚醒延遲後，提供該第一時脈訊號作為該輸出訊號；其中該輔助電路包括：一多工器，係配置用以將該第一時脈訊號或該第二時脈訊號之其中之一切換至該多工器之一輸出端，且該輸出訊號係透過該輸出端來提供；以及一偵測電路，當偵測到該第一振盪器達到一預先定義的預期性能時，該偵測電路將該多工器從輸出該第二時脈訊號切換為輸出該第一時脈訊號。
  2. 如申請專利範圍第1項所述之電子電路，其中該第一振盪器具有一第一準確度，而該第二振盪器具有一第二準確度，該第二準確度較該第一準確度差。
  3. 如申請專利範圍第1項所述之電子電路，其中該第一振盪器包括一晶體振盪器，而該第二振盪器包括一自激振盪器。
  4. 如申請專利範圍第1項所述之電子電路，其中該輔助電路包括： 一計數器，係配置用以計算一預先定義的延遲，且當該預先定義的延遲逾時，則將該多工器從輸出該第二時脈訊號切換為輸出該第一時脈訊號。
  5. 如申請專利範圍第1項所述之電子電路，其中當開始提供該第一時脈訊號作為該輸出訊號之後，該第二振盪器或該輔助電路係中止該第二振盪器。
  6. 一種用於產生時脈之方法，包括：藉由一第一振盪器產生一第一時脈訊號，其具有一第一喚醒延遲；藉由一第二振盪器產生一第二時脈訊號，其具有一第二喚醒延遲且其較第一喚醒延遲短；以及在該第一振盪器喚醒期間提供該第二時脈訊號作為一輸出訊號，以及在該第一喚醒延遲後，提供該第一時脈訊號作為該輸出訊號；其中在提供該第二時脈訊號與該第一時脈訊號之步驟中，包括反應當偵測到該第一振盪器達到一預先定義的預期性能時，使用一多工器從輸出該第二時脈訊號切換為輸出該第一時脈訊號作為該輸出訊號。
  7. 如申請專利範圍第6項所述之方法，其中該第一振盪器具有一第一準確度，以及其中該第二振盪器具有一第二準確度，該第二準確度較該第一準確度差。
  8. 如申請專利範圍第6項所述之方法，其中該第一振盪器包括一晶體振盪器，以及其中該第二振盪器包括一自激振盪器。
  9. 如申請專利範圍第6項所述之方法，其中在提供該第二時脈訊號與該第一時脈訊號之步驟中包括計算一預先定義的延遲，且當該預先定義的延遲逾時，將該多工器從輸出該第二時脈訊號切換為輸出該第一時脈訊號。
  10. 如申請專利範圍第6項所述之方法，更包括：在開始提供該第一時脈訊號作為該輸出訊號之後，中止該第二振盪器。
  11. 一種用於產生時脈之電子裝置，其包括：一電子電路，其藉由一時脈訊號時控；以及一時脈產生電路，其包括：一第一振盪器，係配置用以產生一第一時脈訊號且具有一第一喚醒延遲；一第二振盪器，係配置用以產生一第二時脈訊號且具有一第二喚醒延遲，該第二喚醒延遲較該第一喚醒延遲短；及一輔助電路，其係配置用以在該第一振盪器喚醒期間以該第二時脈訊號時控該電子電路，以及在該第一喚醒延遲後，以該第一時脈訊號時控該電子電路；其中該輔助電路包括：一多工器，其被配置以切換該第一時脈訊號或該第二時脈訊號之其中任一以時控該電子電路；以及一偵測電路，其被配置以響應於偵測到該第一振盪器達到一預先定義的預期性能時，將該多工器從輸出該第二時脈訊號切換為輸出該第一時脈訊號。
  12. 如申請專利範圍第11項所述之電子裝置，其中該第一振盪器具有一第一準確度，以及該第二振盪器具有一第二準確度，該第二準確度較該第一準確度差。
  13. 如申請專利範圍第11項所述之電子裝置，其中該第一振盪器包括一晶體振盪器，以及該第二振盪器包括一自激振盪器。
  14. 如申請專利範圍第11項所述之電子裝置，其中該輔助電路包括：一計數器，係配置用以計時一預先定義的延遲，且當該預先定義的延遲逾時，將該多工器從輸出該第二時脈訊號切換為輸出該第一時脈訊號。
  15. 如申請專利範圍第11項所述之電子裝置，其中該第二振盪器或該輔助電路係配置用以在開始以該第一時脈訊號時控該電子電路之後，中止該第二振盪器。
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