JP5267055B2 - 電源電圧出力回路 - Google Patents

Description

リングオシレータに安定的に駆動電圧を提供する電源電圧出力回路に関する。

リングオシレータの発振周波数は、環境温度や電源電圧の変動によって変化する。

このため、従来より、リングオシレータの発振周波数を一定に制御するための種々の手法が提案されており、例えば、リングオシレータに供給する電源電圧を制御することにより、リングオシレータに含まれる遅延素子の遅延時間を制御し、これにより発振周波数を一定に制御する手法がある。

具体的には、例えば、ＩＣ（Integrated Circuit：集積回路）の信号経路中の遅延を一定にするために、第１基準信号を生成する発振器と、第１基準信号を遅延して第２基準信号を生成する遅延回路と、ＩＣへの供給電力を調節して第１と第２の基準信号の間の位相差を一定にするループコントローラを有するシステムがある。

このシステムの発振器は、ＩＣ内に実装された論理ゲートと、論理ゲートの出力を入力に帰還する受動遅延とを含み、遅延回路は、ＩＣを通る信号経路中の遅延の調節を考慮に入れて、遅延をプログラムできるように調節される。

また、上述のシステムとは別に、半導体集積回路に設けられたリングオシレータから出力される発振信号と、ＤＣ−ＤＣコンバータに設けられた発振器から出力される三角波信号とを比較し、比較結果に基づいて出力電圧と比較する比較電圧を変更し、出力電圧を変更するシステムがある。

このシステムでは、リングオシレータの発振信号を基準信号である三角波信号に一致させることにより、半導体集積回路を三角波信号に応じた速度で動作させている。

また、さらに別のシステムとして、半導体集積回路と、クロック信号から基準信号及び入力信号を発生させる際に、両信号の位相差を制御信号に応じて変更できる入力信号生成回路と、半導体集積回路のクリティカルパスと等価又は類似の電源電圧−遅延特性を有し、入力信号を伝播させ、クリティカルパスと等価又は類似の時間だけ遅延した遅延信号を出力するモニタ回路と、基準信号に対する遅延信号の遅延を検出する遅延検出回路と、検出結果に基づいて半導体集積回路及びモニタ回路に供給する電源電圧を制御する電源電圧制御回路とを含むシステムがある。
特表２００２−５４０６６８号公報 特開２００６−１８７１５３号公報 特開２００２−１００９６７号公報

昨今の半導体製造プロセスの進歩による微細化に伴い、リングオシレータ内の遅延素子の遅延時間の制御手法に要求される精度は、非常に高くなっており、これにより、電源電圧の制御もさらなる高精度化が必要とされている。

しかしながら、プログラムできるようにされた遅延回路では、出力の変動が伴うため、厳密には論理回路と等価ではない。また、ローパスフィルタを介して位相差から直流電流信号を抽出し、パワーアンプを用いて電圧に変換し、電源電圧をフィードバックする制御手法では、ループコントローラ自体の変動が考慮されていないため、電源電圧の制御における精度に限界があった。

また、リングオシレータの発振信号を基準信号である三角波信号に一致させることで、半導体集積回路を三角波信号に応じた速度で動作させるシステムでは、位相比較器とループフィルタはアナログ回路で構成されている。

このため、電源電圧の精度に限界があった。また、例えば、設計段階で想定された制御対象とは異なる制御対象に適用しようとしても、位相比較器やループフィルタの動作条件を変更することが容易ではないため、汎用性が非常に低いという課題があった。

さらに、遅延検出回路の検出結果に基づいて半導体集積回路及びモニタ回路に供給する電源電圧を制御する電源電圧制御回路を含むシステムでは、制御対象となるデバイス内のパスと等価又は類似のモニタ回路を外部に配置している。

しかしながら、一般に、遅延素子の遅延時間の変動の要因には、電源電圧変動だけではなく、製造プロセスのばらつき、又は環境温度の変動等も含まれる。

このため、制御対象となるデバイス内のパスと等価又は類似のモニタ回路を半導体集積回路の外部に配置する場合には、製造段階においてプロセスのばらつきの影響を避けることができず、さらに、使用時に環境温度の変化の影響を避けることができない。

このように、電源電圧の変動の要因を排除できないことにより、リングオシレータの発信周波数を安定化させることは困難であった。

そこで、リングオシレータに供給する電源電圧を高度に安定化させるとともに、汎用性を向上させた電源電圧出力回路を提供することを目的とする。

本発明の実施の形態の一観点の電源電圧出力回路は、リングオシレータに電源電圧を供給する電源電圧出力回路であって、前記リングオシレータに供給する電源電圧を生成する電源電圧生成部と、前記リングオシレータが発振するクロックの基準となる基準クロックを発振する基準クロック発振器と、前記リングオシレータから発振されるクロックと前記基準クロック発振器から発振される基準クロックとの位相差を検出する位相差検出部と、前記位相差検出部の出力を平滑化するフィルタ部と、前記フィルタ部の出力に基づき、前記位相差検出部で検出される位相差が零になるようにフィードバック制御を行うことにより、前記電源電圧生成部を駆動するためのＰＷＭ信号を生成するＰＷＭ信号生成部とを有し、前記電源電圧生成部、前記基準クロック発振器、前記位相差検出部、前記フィルタ部、及び前記ＰＷＭ信号生成部は、半導体集積回路に形成され、前記リングオシレータの立ち上げ後の所定時間の間に、前記電源電圧生成部から所定電圧値の電源電圧が出力されるようにするために、前記位相差検出部の出力、前記フィルタ部の出力、又は前記ＰＷＭ信号生成部の出力を所定の出力に調整する第１制御部をさらに含み、前記第１制御部は、前記半導体集積回路に形成されるディジタル回路、又は、前記半導体集積回路に接続される外部回路である。

リングオシレータに供給する電源電圧を高度に安定化させるとともに、汎用性を向上させた電源電圧出力回路を提供できる。

以下、本発明の電源電圧出力回路を適用した実施の形態について説明する。

［実施の形態１］
図１は、実施の形態１の電源電圧出力回路を示す図である。

電源電圧出力回路１０は、制御対象２０に含まれるリングオシレータ２１とともに半導体集積回路の一部として実現される。

電源電圧出力回路１０は、基準発振器１１、ＰＬＬ１２、発振状態検出器１３、位相差検出器１４、ループフィルタ１５、ＰＷＭ発生回路１６、スイッチング電源回路１７、電圧検出回路１８、及び制御回路１９を含む。

これらのうち、発振状態検出器１３、位相差検出器１４、ループフィルタ１５、ＰＷＭ発生回路１６、電圧検出回路１８、及び制御回路１９は、ディジタル回路で構成される。また、スイッチング電源回路１７は、幾つかのトランジスタとディジタル回路で構成される。

基準発振器１１は、基準クロックを発振する基準クロック発振器であり、ＴＣＸＯ（Temperature Compensated Xtal Oscillator：高安定度温度補償水晶発振器）、又は、ＯＣＸＯ（Oven Controlled Xtal Oscillator：温度制御型水晶発振器）等の高精度な発振器で構成される。基準発振器１１が発振する基準クロックは、ＰＬＬ１２に入力される。

ＰＬＬ（Phase Locked Loop：位相同期ループ）１２は、入力信号と出力信号の位相差を比較するためのループを有し、分周器を用いて入力信号に同期した周波数の出力信号を生成する回路である。ＰＬＬ１２は、内部分周器の設定に従い、基準発振器１１から入力される基準クロックに同期した周波数の出力信号を生成する。

発振状態検出器１３は、リングオシレータ２１から電源電圧出力回路１０に入力されるクロックに基づき、リングオシレータ２１の発振状態（動作状態）を検出する動作状態検出部である。発振状態検出器１３は、ディジタル回路であり、フリップフロップ（ＦＦ）１３Ａとカウンタ１３Ｂを有する。フリップフロップ１３Ａには、既知の発振周波数のクロック（ＣＬＫ）が入力されており、リングオシレータ２１から電源電圧出力回路１０に入力されるクロックをサンプリングすることにより、リングオシレータ２１の発振の有無を検出することができる。発振状態の検出は、リングオシレータ２１の発振の有無を検出することによって行われる。

位相差検出器１４は、リングオシレータ２１から入力されるクロックの発振周波数と、ＰＬＬ１２から入力されるクロックの発振周波数を比較し、クロック同士の位相差を検出する位相差検出部である。位相差検出器１４は、例えば、フリップフロップのような論理回路で構成される。

ループフィルタ１５は、位相差検出器１４から入力される位相差を表す信号を平滑化して出力するフィルタ部であり、例えば、ＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタ、又はＩＩＲ（Infinite Impulse Response：有限インパルス応答）フィルタのようなディジタルフィルタで構成される。ループフィルタ１５は、位相差検出器１４から入力される位相差に応じた電圧値を出力し、ＰＷＭ発生回路１６に入力する。

ＰＷＭ（Pulse Width Modulation：パルス幅変調）発生回路１６は、ディジタル回路で構成され、ループフィルタ１５から入力される電圧値に応じたパルス幅を有するＰＷＭ信号を発生するＰＷＭ信号生成部である。ＰＷＭ発生回路１６から出力されるＰＷＭ信号は、スイッチング電源回路１７に入力される。

スイッチング電源回路１７は、ＰＷＭ発生回路１６から入力されるＰＷＭ信号に応じた電圧を生成する電源電圧生成部であり、スイッチング電源回路１７の出力は、リングオシレータ２１に電源電圧として供給される。

スイッチング電源回路１７は、例えば、相補的にオン／オフを行うＰチャネル型ＭＯＳ（Metal Oxide Semiconductor：金属酸化膜形半導体）トランジスタとＮチャネル型ＭＯＳトランジスタで構成される。このＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタは、互いのドレインが接続され、Ｐチャネル型ＭＯＳトランジスタのソースには入力電圧が印加され、Ｎチャネル型ＭＯＳトランジスタのソースは接地される。Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのゲートにＰＷＭ信号が印加されることにより、ＰＷＭ信号のデューティ比に応じた電圧がドレイン同士の接続点からリングオシレータ２１の電源電圧として出力される。

電圧検出回路１８は、スイッチング電源回路１７から出力される電源電圧を検出する電源電圧検出部であり、例えば、ＡＤＣ（Analog-Digital Converter：アナログ−ディジタルコンバータ）で構成される。電圧検出回路１８を構成するＡＤＣは、ディジタル回路であり、電圧検出回路１８から出力される電源電圧を検出し、ディジタル電圧値に変換して出力する。

制御回路１９は、例えば、論理回路で構成されるディジタル回路であり、ＰＬＬ１２、発振状態検出器１３、位相差検出器１４、ループフィルタ１５、ＰＷＭ発生回路１６、スイッチング電源回路１７、及び、電圧検出回路１８の設定又は制御を行う。制御回路１９は、これらの設定又は制御を行うためのＣＰＵ（Central Processing Unit：中央演算装置）を含んでもよい。

なお、制御回路１９は、ループフィルタ１５のカットオフ周波数の調整、又は、ＰＷＭ信号発生回路１６においてＰＷＭ信号の生成に用いる電圧閾値の調整を行うための第１制御部である。

また、制御回路１９は、リングオシレータ２１の立ち上げ後の所定時間の間に、スイッチング電源回路１７から所定電圧値の電源電圧が出力されるようにするために、位相差検出器１４の出力、ループフィルタ１５の出力、又はＰＷＭ信号発生回路１６の出力を所定の出力に調整する第２制御部である。

また、制御回路１９は、電圧検出回路１８によって検出される電圧値が所定の範囲内にないと判定するとスイッチング電源回路１７を異常時用の駆動状態（例えば、駆動停止状態）にする第３制御部である。

また、制御回路１９は、発振状態検出器１３によって検出されるリングオシレータ２１の動作状態に異常があると判定すると、スイッチング電源回路１７を異常時用の駆動状態（例えば、駆動停止状態）にする第４制御部である。

なお、制御回路１９が行う設定又は制御の詳細については後述する。

図２は、実施の形態１の電源電圧出力回路によって電源電圧が供給されるリングオシレータ２１を示す図である。

リングオシレータ２１は、奇数個の反転素子を含む。実施の形態１の電源出力回路では、反転素子としてＩＮＶ（インバータ）回路２１Ａを含む。

各ＩＮＶ回路２１Ａには、電源電圧出力回路１０から電源電圧が供給される。電源電圧は、位相差検出器１４で検出されるリングオシレータ２１から入力されるクロックとＰＬＬ１２から入力されるクロックの位相差に応じた電圧値であるため、電源電圧によって各ＩＮＶ回路２１Ａの遅延時間が調整される。これにより、位相差検出器１４で検出される位相差が零になるように、リングオシレータ２１の発振周波数が制御される。

「実施の形態１の電源電圧出力回路１０の動作」
このような実施の形態１の電源電圧出力回路１０において、リングオシレータ２１から入力されるクロックと、ＰＬＬ１２から入力されるクロックの位相差が位相差検出器１４で検出されると、この位相差を表す信号がループフィルタ１５に入力され、位相差に応じた電圧値がループフィルタ１５から出力される。ＰＷＭ発生回路１６は、ループフィルタ１５から入力される電圧値に応じたパルス幅を有するＰＷＭ信号を出力し、このＰＷＭ信号によってスイッチング電源回路１７のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタが相補的にオン／オフされることにより、電源電圧が生成される。

スイッチング電源回路１７で生成された電源電圧は、リングオシレータ２１に供給される。これにより、リングオシレータに含まれる反転素子（遅延素子）の遅延時間が調整され、リングオシレータ２１の発振周波数が基準発振器１１の発振周波数に一致するように（すなわち、位相差検出器１４で検出される位相差が零になるように）フィードバック制御が行われる。

また、実施の形態１の電源電圧出力回路１０では、発振状態検出器１３、位相差検出器１４、ループフィルタ１５、ＰＷＭ発生回路１６、スイッチング電源回路１７の一部、電圧検出回路１８、及び制御回路１９は、ディジタル回路であるため、アナログ回路で構成する場合に比べて、高精度に電源電圧を調節することができる。

さらに、制御回路１９は、以下で説明する設定及び異常処理を行う。

「制御回路１９による設定及び異常処理」
制御回路１９は、ＰＬＬ１２の分周比の設定、発振状態検出器１３で検出されるリングオシレータ２１の発振の有無に基づく処理、位相差検出器１４の出力の制御、ループフィルタ１５のカットオフ周波数の設定、ＰＷＭ発生回路１６の動作条件の設定、スイッチング電源回路１７の動作条件の設定、スイッチング電源回路１７の駆動状態の制御、及び、電圧検出回路１８によって検出される電圧値に基づく処理を行う。

ＰＬＬ１２の分周比の設定は、制御回路１９を介して基準発振器１１とリングオシレータ２１の発振周波数に応じて行うことができる。制御回路１９は、ディジタル回路であるため、ユーザが制御回路１９を介して、ＰＬＬ１２の分周比を設定することができる。

このため、基準発振器１１とリングオシレータ２１が発振周波数の異なる基準発振器とリングオシレータに変えられた場合でも、ユーザが制御回路１９を介してＰＬＬ１２の分周比を変更すれば、安定的に電源電圧を供給することができる。

このように、実施の形態１の電源電圧出力回路１０は、分周比を変更できるという汎用性を有するので、様々な発振周波数の基準発振器とリングオシレータ２１に容易に対応することができる。

発振状態検出器１３で検出されるリングオシレータ２１の発振の有無に基づく処理としては、例えば、制御回路１９がスイッチング電源回路１７の駆動を停止させるような異常時の処理が挙げられる。制御回路１９は、ディジタル回路であるため、このような異常時の処理をユーザが制御回路１９を介して設定することができる。

スイッチング電源回路１７の停止は、スイッチング電源回路１７への電圧供給を遮断することによって実現してもよいし、位相差検出器１４、ループフィルタ１５、又はＰＷＭ発生回路１６の出力を制限又は遮断することにより、スイッチング電源回路１７の出力電圧が零になるようにしてもよい。

実施の形態１の電源電圧出力回路１０では、位相差検出器１４、ループフィルタ１５、ＰＷＭ発生回路１６、スイッチング電源回路１７の一部、及び制御回路１９がディジタル回路で構成されているため、スイッチング電源回路１７の駆動状態の制御をユーザが制御回路１９を介して自在に設定することができる。

位相差検出器１４の出力の制御としては、例えば、リングオシレータ２１の立ち上げ後の所定時間の間は、位相差検出器１４の出力値をある所定値に保持する制御が挙げられる。

リングオシレータ２１を立ち上げた直後は、リングオシレータ２１の発振周波数が安定せず、位相差検出器１４で検出される位相差が比較的大きくなる場合がある。このような場合にはスイッチング電源回路１７が出力する電圧変動も比較的大きくなることが予想されるため、位相差検出器１４で検出される位相差が一定範囲内に収まるまでの間、位相差検出器１４の出力を保持し、位相差が一定範囲内に収まった後に制御回路１９が位相差検出器１４の出力の保持を解除するように構成すればよい。

実施の形態１の電源電圧出力回路１０では、位相差検出器１４と制御回路１９がディジタル回路で構成されているため、位相差検出器１４の出力の制御を自在に行うことができる。

ループフィルタ１５のカットオフ周波数の設定は、制御回路１９によって行われる。アナログ回路で構成されるループフィルタのカットオフ周波数を変更するには、ループフィルタを構成するコンデンサの静電容量値、又は抵抗器の抵抗値を変更する必要があるが、ループフィルタ１５はディジタルフィルタであるため、カットオフ周波数の変更は、ユーザが制御回路１９を介して、ループフィルタ１５を構成するＦＩＲフィルタ、又はＩＩＲフィルタのパラメータを変更することにより、容易に実現することができる。

このため、基準発振器１１とリングオシレータ２１が発振周波数の異なる基準発振器とリングオシレータに変えられた場合でも、ループフィルタ１５を構成するＦＩＲフィルタ、又はＩＩＲフィルタのパラメータを変更することにより、容易に対応することができる。

なお、上述したリングオシレータ２１の発振が検出されない場合にスイッチング電源回路１７の駆動を停止させる制御についても、ループフィルタ１５を構成するＦＩＲフィルタ、又はＩＩＲフィルタのパラメータを変更して出力を遮断することにより、容易に実現することができる。

ＰＷＭ発生回路１６の動作条件の設定は、ユーザが制御回路１９を介して、ＰＷＭ発生回路１６に入力されるクロック信号の周波数の変更、又は、ＰＷＭ発生回路１６内において、ループフィルタ１５の出力の比較基準となる電圧閾値を変更することによって実現することができる。ＰＷＭ発生回路１６はディジタル回路であるため、制御回路１９を介して動作条件を容易に変更することができる。

なお、上述したリングオシレータ２１の発振が検出されない場合におけるスイッチング電源回路１７の駆動を停止させる制御についても、ＰＷＭ発生回路１６の動作条件を変更し、ＰＷＭ信号のディーティ比を零にすることにより、容易に実現することができる。

また、実施の形態１の電源電圧出力回路１０によれば、ユーザが制御回路１９を介して、ＰＷＭ発生回路１６に入力されるクロック信号の周波数の変更、及び、ＰＷＭ発生回路１６の比較基準電圧値の変更を行うことができるので、ＰＷＭ信号をより高精度に制御することができ、電源電圧を微細かつ高精度に制御することができる。

スイッチング電源回路１７の動作条件の設定は、例えば、制御対象２０の定格等に合わせて、ユーザが制御回路１９を介して、Ｐチャネル型ＭＯＳトランジスタのソースに入力される電圧値を変更することによって行うことができる。

また、スイッチング電源回路１７の駆動状態の制御は、上述のように、リングオシレータ２１の発振が検出されない場合に、スイッチング電源回路１７を停止させるために、スイッチング電源回路１７への電圧供給を遮断することによって、又は、位相差検出器１４、ループフィルタ１５、又はＰＷＭ発生回路１６の出力を制限あるいは遮断することによって、実現することができる。なお、これは、上述のように、スイッチング電源回路１７の出力を零にする場合においても同様である。

電圧検出回路１８によって検出される電圧値に基づく処理としては、例えば、電圧検出回路１８によって検出される電圧値が所定の範囲から逸脱した場合に、制御回路１９がスイッチング電源回路１７の駆動を停止させるような異常時の処理が挙げられる。制御回路１９は、ディジタル回路であるため、このような異常時の処理は、ユーザが自在に設定することができる。

スイッチング電源回路１７の停止は、スイッチング電源回路１７への電圧供給を遮断することによって実現してもよいし、位相差検出器１４、ループフィルタ１５、又はＰＷＭ発生回路１６の出力を制限又は遮断することにより、スイッチング電源回路１７の出力電圧が零になるようにしてもよい。

実施の形態１の電源電圧出力回路では、スイッチング電源回路１７及び制御回路１９はディジタル回路で構成されている。このため、ユーザが制御回路１９の論理回路を組むことにより、又は、制御回路１９がＣＰＵを含む場合には、ＣＰＵに実行させるプログラムを組むことにより、スイッチング電源回路１７の動作に異常がある場合の対処を自在に設定することができる。

以上、実施の形態１の電源電圧出力回路１０によれば、上述のように、ＰＬＬ１２の分周比の設定、ループフィルタ１５のカットオフ周波数の設定、ＰＷＭ発生回路１６に入力されるクロック信号の周波数の変更、及び、ＰＷＭ発生回路１６の比較基準電圧値の変更を行うことができるので、製造プロセスのばらつき、又は環境温度の違い等に応じて、ユーザが電源電圧出力回路１０の最適化を図ることができる。これにより、高精度で安定した電源電圧を供給することのできる電源電圧出力回路１０を提供することができる。

［実施の形態２］
図３は、実施の形態２の電源電圧出力回路を示す図である。

実施の形態２の電源電圧出力回路２１０は、ＦＦ１３Ａ及びカウンタ１３Ｂを有する発振状態検出器１３の変わりに、ＡＤＣ（Analog-Digital Converter：アナログ−ディジタルコンバータ）２１３Ａを有する発振状態検出器２１３を含む点が実施の形態１の電源電圧出力回路１０と異なる。その他の構成は、実施の形態１の電源電圧出力回路１０と同一であるため、同一の構成要素には同一符号を付し、その説明を省略する。

発振状態検出器２１３は、ディジタル回路で構成されるため、ＡＤＣ２１３Ａもディジタル回路で構成される。ＡＤＣ２１３Ａは、リングオシレータ２１から出力されるクロック電圧を検出し、ディジタル電圧値に変換して出力する。

実施の形態１の電源電圧回路１０の発振状態検出器１３に含まれるＦＦ１３Ａとカウンタ１３Ｂでは、リングオシレータ２１から電源電圧出力回路１０に入力されるクロックをサンプリングすることにより、リングオシレータ２１の発振の有無を検出することができる。これは、リングオシレータ２１の発振周波数が比較的低い場合に有効的な検出回路であり、検出するのは発振の有無だけである。

これに対して、実施の形態２の電源電圧出力回路２１０の発振状態検出器２１３に含まれるＡＤＣ２１３Ａを用いれば、ＦＦ１３Ａでは検出が困難な比較的高い周波数領域においても発振の有無を検出でき、また、発振されるクロックの電圧値を検出することもできる。

以上より、実施の形態２によれば、リングオシレータ２１の発振周波数がＦＦ１３Ａでは検出できないような比較的高い周波数領域にある場合においても、リングオシレータ２１の発振の有無を検出することができる。

このため、リングオシレータ２１の発振周波数が比較的高い周波数領域にある場合においても、ユーザが制御回路１９を介して設定することにより、発振が停止しているような異常時に、スイッチング電源回路１７を停止させることができる。

また、実施の形態２の電源電圧出力回路２１０は、発振状態検出器２１３、位相差検出器１４、ループフィルタ１５、ＰＷＭ発生回路１６、スイッチング電源回路１７の一部、電圧検出回路１８、及び制御回路１９は、ディジタル回路で構成される。

このため、上述のように、ＰＬＬ１２の分周比の設定、ループフィルタ１５のカットオフ周波数の設定、ＰＷＭ発生回路１６に入力されるクロック信号の周波数の変更、及び、ＰＷＭ発生回路１６の比較基準電圧値の変更を行うことができるので、製造プロセスのばらつき、又は環境温度の違い等に応じて、ユーザが電源電圧出力回路１０の最適化を図ることができる。これにより、高精度で安定した電源電圧を供給することのできる電源電圧出力回路１０を提供することができる。

［実施の形態３］
図４は、実施の形態３の電源電圧出力回路を示す図である。

実施の形態３の電源電圧出力回路３１０の制御回路３１９は、ＣＰＵを含まずに論理回路により構成される点、位相差検出器３１４の出力値とループフィルタ３１５のカットオフ周波数をコントロールレジスタ３１４Ａ及び３１５Ａを介して変更する点、及び、制御回路３１９に外部ＣＰＵ３３０が接続される点が実施の形態１の電源電圧出力回路１０と異なる。

その他の構成は、実施の形態１の電源電圧出力回路１０と同一であるため、同一の構成要素には同一符号を付し、その説明を省略する。なお、位相差検出器３１４及びループフィルタ３１５は、コントロールレジスタ３１４Ａ及び３１５Ａによって設定が変更されるが、位相差検出器３１４及びループフィルタ３１５自体は、実施の形態１の位相差検出器１４及びループフィルタ１５と同一である。

外部ＣＰＵ３３０は、外部バス３３１を介して制御回路３１９に接続されている。

制御回路３１９は、外部ＣＰＵ３３０によって操作されることにより、ＰＬＬ１２の分周比の設定、発振状態検出器１３で検出されるリングオシレータ２１の発振の有無に基づく処理、位相差検出器３１４の出力の制御、ループフィルタ３１５のカットオフ周波数の設定、ＰＷＭ発生回路１６の動作条件の設定、スイッチング電源回路１７の動作条件の設定、スイッチング電源回路１７の駆動状態の制御、及び、電圧検出回路１８によって検出される電圧値に基づく処理を行う。

外部ＣＰＵ３３０は、例えば、ユーザのＰＣ（Personal Computer：パーソナルコンピュータ）に含まれるＣＰＵであればよい。電源電圧出力回路３１０のユーザは、外部ＣＰＵ３３０を含むＰＣを通じて、制御回路３１９を操作することができる。

コントロールレジスタ３１４Ａは、位相差検出器３１４の立ち上げ後の所定時間の間に出力値を一定値に保持する際、あるいは、発振状態検出器１３でリングオシレータ２１の発振が検出されない場合に位相差検出器３１４の出力を零にする際に、制御回路３１９を経て伝送される外部ＣＰＵ３３０からの指令に基づき、位相差検出器３１４の出力値を変更する。

コントロールレジスタ３１５Ａは、ループフィルタ３１５のカットオフ周波数を変更する際に、制御回路３１９を経て伝送される外部ＣＰＵ３３０からの指令に基づき、ループフィルタ３１５のパラメータを変更する。

このような実施の形態３の電源電圧出力回路３１０によれば、ユーザは、外部ＣＰＵ３３０を含むＰＣを通じて制御回路３１９を操作することにより、上述のような各種設定の変更及び各種制御の設定を行うことができる。

また、実施の形態３の電源電圧出力回路３１０は、発振状態検出器１３、コントロールレジスタ３１４Ａ、位相差検出器３１４、コントロールレジスタ３１５Ａ、ループフィルタ３１５、ＰＷＭ発生回路１６、スイッチング電源回路１７の一部、電圧検出回路１８、及び制御回路１９は、ディジタル回路で構成される。

このため、ユーザが外部ＣＰＵ３３０を通じて制御回路３１９を操作することにより、製造プロセスのばらつき、又は環境温度の違い等に応じて、電源電圧出力回路３１０の最適化を図ることができる。これにより、高精度で安定した電源電圧を供給することのできる電源電圧出力回路３１０を提供することができる。

［実施の形態４］
図５は、実施の形態４の電源電圧出力回路を示す図である。

実施の形態４の電源電圧出力回路４１０は、内部ＣＰＵ４４０及び内部メモリ４４１を含む点が実施の形態３の電源電圧出力回路３１０と異なる。その他の構成は、実施の形態３の電源電圧出力回路３１０に準ずるため、同一の構成要素には同一符号を付し、その説明を省略する。

内部ＣＰＵ４４０及び内部メモリ４４１は、内部バス４４２を介して制御回路３１９に接続されている。

内部ＣＰＵ４４０は、電圧検出回路１８で検出された電圧値を内部メモリ４４１に格納する処理を実行できるＣＰＵであればよい。

内部メモリ４４１は、電圧検出回路１８で検出された電圧値（ディジタル電圧値）を格納し、電源電圧出力回路４１０の停止後においてもディジタル電圧値を保持できる記憶部であればよく、不揮発性メモリで構成される。

内部ＣＰＵ４４０は、電源電圧出力回路４１０の駆動停止（立ち下げ）前の安定駆動時に、電圧検出回路１８で検出された電圧値を内部メモリ４４１に保持させる。また、内部ＣＰＵ４４０は、電源電圧出力回路４１０が駆動停止（立ち下げ）の後に駆動開始（立ち上げ）されると、位相差検出器３１４で検出される位相差が零になるまでの間、内部メモリ４４１に記憶された電圧値がスイッチング電源回路１７から出力されるようにすることで、初期動作時と比較して早い時間で安定駆動に持ち込むことが出来る。これは制御対象２０が変更されない限り、安定駆動時の電圧値を出力することで、ＰＬＬ１２の発振周波数とリングオシレータ２１の発振周波数はほぼ同一と看做すことが出来るためである。したがって、内部ＣＰＵ４４０は制御対象２０が変更された場合には、内部メモリ４４１に保持している電圧値をクリアする機能も有する。

このような実施の形態４の電源電圧出力回路４１０によれば、ユーザは、外部ＣＰＵ３３０を含むＰＣを通じて制御回路３１９を操作することにより、上述のような各種設定の変更及び各種制御の設定を行うことができる。

また、ユーザが外部ＣＰＵ３３０を通じて制御回路３１９を操作することにより、製造プロセスのばらつき、又は環境温度の違い等に応じて、電源電圧出力回路３１０の最適化を図ることができる。これにより、高精度で安定した電源電圧を供給することのできる電源電圧出力回路３１０を提供することができる。

また、実施の形態４の電源電圧出力回路４１０は、内部ＣＰＵ４４０及び内部メモリ４４１を含むので、前回の駆動時における電源電圧の電圧値を内部メモリ４４１に格納しておき、再開時に電圧値を読み出すことができるので、早期に立ち上げることができる。

以上、本発明の例示的な実施の形態の電源電圧出力回路について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態１乃至４に関し、さらに以下の付記を開示する。
（付記１）
リングオシレータに電源電圧を供給する電源電圧出力回路であって、
前記リングオシレータに供給する電源電圧を生成する電源電圧生成部と、
前記リングオシレータが発振するクロックの基準となる基準クロックを発振する基準クロック発振器と、
前記リングオシレータから発振されるクロックと前記基準クロック発振器から発振される基準クロックとの位相差を検出する位相差検出部と、
前記位相差検出部の出力を平滑化するフィルタ部と、
前記フィルタ部の出力に基づき、前記位相差検出部で検出される位相差が零になるように、前記電源電圧生成部を駆動するためのＰＷＭ信号を生成するＰＷＭ信号生成部と
を有する電源電圧出力回路。
（付記２）
前記フィルタ部のカットオフ周波数の調整、又は、前記ＰＷＭ信号生成部において前記ＰＷＭ信号の生成に用いる電圧閾値の調整を行う第１制御部をさらに含み、
前記第１制御部は、前記半導体集積回路に形成されるディジタル回路、又は、前記半導体集積回路に接続される外部回路である、付記１に記載の電源電圧出力回路。
（付記３）
前記リングオシレータの立ち上げ後の所定時間の間に、前記電源電圧生成部から所定電圧値の電源電圧が出力されるようにするために、前記位相差検出部の出力、前記フィルタ部の出力、又は前記ＰＷＭ信号生成部の出力を所定の出力に調整する第２制御部をさらに含み、
前記第２制御部は、前記半導体集積回路に形成されるディジタル回路、又は、前記半導体集積回路に接続される外部回路である、付記１又は２に記載の電源電圧出力回路。
（付記４）
前記電源電圧生成部から出力される電源電圧を検出する電源電圧検出部と、
前記電源電圧検出部によって検出される電圧値を記憶する記憶部と
をさらに含み、
前記第２制御部は、前記半導体集積回路に接続される外部回路であり、前記リングオシレータの立ち下げ以前の安定駆動時に前記電源電圧検出部によって検出された電圧値を前記記憶部に記憶させ、前記リングオシレータが前記立ち下げ後に立ち上げられた際に、前記所定時間の間に、前記記憶部に記憶された電圧値が前記所定電圧値として前記電源電圧生成部から出力されるようにするために、前記位相差検出部の出力、前記フィルタ部の出力、又は前記ＰＷＭ信号生成部の出力を所定の出力に調整させる、付記３に記載の電源電圧出力回路。
（付記５）
前記電源電圧生成部から出力される電源電圧を検出する電源電圧検出部と、
前記電源電圧検出部によって検出される電圧値が所定の範囲内にないと判定すると、前記電源電圧生成部を異常時用の駆動状態にする第３制御部と
をさらに含み、
前記第３制御部は、前記半導体集積回路に形成されるディジタル回路、又は、前記半導体集積回路に接続される外部回路である、付記１乃至３のいずれか一項に記載の電源電圧出力回路。
（付記６）
前記リングオシレータの出力に基づき、前記リングオシレータの動作状態を検出する動作状態検出部と、
前記動作状態検出部によって検出される前記リングオシレータの動作状態に異常があると判定すると、前記電源電圧生成部を異常時用の駆動状態にする第４制御部と
をさらに含み、
前記第４制御部は、前記半導体集積回路に形成されるディジタル回路、又は、前記半導体集積回路に接続される外部回路である、付記１乃至５のいずれか一項に記載の電源電圧出力回路。

実施の形態１の電源電圧出力回路を示す図である。 実施の形態１の電源電圧出力回路によって電源電圧が供給されるリングオシレータ２１を示す図である。 実施の形態２の電源電圧出力回路を示す図である。 実施の形態３の電源電圧出力回路を示す図である。 実施の形態４の電源電圧出力回路を示す図である。

符号の説明

１０ 電源電圧出力回路
１１ 基準発振器
１２ ＰＬＬ
１３ 発振状態検出器
１３Ａ ＦＦ
１３Ｂ カウンタ
１４ 位相差検出器
１５ ループフィルタ
１６ ＰＷＭ発生回路
１７ スイッチング電源回路
１８ 電圧検出回路
１９ 制御回路
２０ 制御対象
２１ リングオシレータ
２１Ａ ＩＮＶ回路
２１０ 電源電圧出力回路
２１３ 発振状態検出器
２１３Ａ ＡＤＣ
３１０ 電源電圧出力回路
３１４ 位相差検出器
３１５ ループフィルタ
３１４Ａ、３１５Ａ コントロールレジスタ
３１９ 制御回路
３３０ 外部ＣＰＵ
３３１ 外部バス
４１０ 電源電圧出力回路
４４０ 内部ＣＰＵ
４４１ 内部メモリ
４４２ 内部バス

Claims (5)

1. リングオシレータに電源電圧を供給する電源電圧出力回路であって、
   前記リングオシレータに供給する電源電圧を生成する電源電圧生成部と、
   前記リングオシレータが発振するクロックの基準となる基準クロックを発振する基準クロック発振器と、
   前記リングオシレータから発振されるクロックと前記基準クロック発振器から発振される基準クロックとの位相差を検出する位相差検出部と、
   前記位相差検出部の出力を平滑化するフィルタ部と、
   前記フィルタ部の出力に基づき、前記位相差検出部で検出される位相差が零になるようにフィードバック制御を行うことにより、前記電源電圧生成部を駆動するためのＰＷＭ信号を生成するＰＷＭ信号生成部と
   を有し、前記電源電圧生成部、前記基準クロック発振器、前記位相差検出部、前記フィルタ部、及び前記ＰＷＭ信号生成部は、半導体集積回路に形成され、
   前記リングオシレータの立ち上げ後の所定時間の間に、前記電源電圧生成部から所定電圧値の電源電圧が出力されるようにするために、前記位相差検出部の出力、前記フィルタ部の出力、又は前記ＰＷＭ信号生成部の出力を所定の出力に調整する第１制御部をさらに含み、
   前記第１制御部は、前記半導体集積回路に形成されるディジタル回路、又は、前記半導体集積回路に接続される外部回路である、電源電圧出力回路。
2. 前記電源電圧生成部から出力される電源電圧を検出する電源電圧検出部と、
   前記電源電圧検出部によって検出される電圧値を記憶する記憶部と
   をさらに含み、
   前記第１制御部は、前記半導体集積回路に接続される外部回路であり、前記リングオシレータの立ち下げ以前の安定駆動時に前記電源電圧検出部によって検出された電圧値を前記記憶部に記憶させ、前記リングオシレータが前記立ち下げ後に立ち上げられた際に、前記所定時間の間に、前記記憶部に記憶された電圧値が前記所定電圧値として前記電源電圧生成部から出力されるようにするために、前記位相差検出部の出力、前記フィルタ部の出力、又は前記ＰＷＭ信号生成部の出力を所定の出力に調整させる、請求項１に記載の電源電圧出力回路。
3. リングオシレータに電源電圧を供給する電源電圧出力回路であって、
   前記リングオシレータに供給する電源電圧を生成する電源電圧生成部と、
   前記リングオシレータが発振するクロックの基準となる基準クロックを発振する基準クロック発振器と、
   前記リングオシレータから発振されるクロックと前記基準クロック発振器から発振される基準クロックとの位相差を検出する位相差検出部と、
   前記位相差検出部の出力を平滑化するフィルタ部と、
   前記フィルタ部の出力に基づき、前記位相差検出部で検出される位相差が零になるようにフィードバック制御を行うことにより、前記電源電圧生成部を駆動するためのＰＷＭ信号を生成するＰＷＭ信号生成部と
   を有し、前記電源電圧生成部、前記基準クロック発振器、前記位相差検出部、前記フィルタ部、及び前記ＰＷＭ信号生成部は、半導体集積回路に形成され、
   前記電源電圧生成部から出力される電源電圧を検出する電源電圧検出部と、
   前記電源電圧検出部によって検出される電圧値が所定の範囲内にないと判定すると、前記電源電圧生成部を異常時用の駆動状態にする第１制御部と
   をさらに含み、
   前記第１制御部は、前記半導体集積回路に形成されるディジタル回路、又は、前記半導体集積回路に接続される外部回路である、電源電圧出力回路。
4. リングオシレータに電源電圧を供給する電源電圧出力回路であって、
   前記リングオシレータに供給する電源電圧を生成する電源電圧生成部と、
   前記リングオシレータが発振するクロックの基準となる基準クロックを発振する基準クロック発振器と、
   前記リングオシレータから発振されるクロックと前記基準クロック発振器から発振される基準クロックとの位相差を検出する位相差検出部と、
   前記位相差検出部の出力を平滑化するフィルタ部と、
   前記フィルタ部の出力に基づき、前記位相差検出部で検出される位相差が零になるようにフィードバック制御を行うことにより、前記電源電圧生成部を駆動するためのＰＷＭ信号を生成するＰＷＭ信号生成部と
   を有し、前記電源電圧生成部、前記基準クロック発振器、前記位相差検出部、前記フィルタ部、及び前記ＰＷＭ信号生成部は、半導体集積回路に形成され、
   前記リングオシレータの出力に基づき、前記リングオシレータの動作状態を検出する動作状態検出部と、
   前記動作状態検出部によって検出される前記リングオシレータの動作状態に異常があると判定すると、前記電源電圧生成部を異常時用の駆動状態にする第１制御部と
   をさらに含み、
   前記第１制御部は、前記半導体集積回路に形成されるディジタル回路、又は、前記半導体集積回路に接続される外部回路である、電源電圧出力回路。
5. 前記フィルタ部のカットオフ周波数の調整、又は、前記ＰＷＭ信号生成部において前記ＰＷＭ信号の生成に用いる電圧閾値の調整を行う第２制御部をさらに含み、
   前記第２制御部は、前記半導体集積回路に形成されるディジタル回路、又は、前記半導体集積回路に接続される外部回路である、請求項１乃至４のいずれか一項に記載の電源電圧出力回路。

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