JP4494935B2

JP4494935B2 - 可変高周波入力クロックと非関連固定周波数基準信号とを有する固定周波数クロック出力

Info

Publication number: JP4494935B2
Application number: JP2004318340A
Authority: JP
Inventors: ダグラス・ジーナ・キースレイ; リチャード・ディー・タイラー; マーク・ディー・モンティアース
Original assignee: マーベルインターナショナルテクノロジーリミテッド
Priority date: 2003-10-30
Filing date: 2004-11-01
Publication date: 2010-06-30
Anticipated expiration: 2024-11-01
Also published as: US7282967B2; JP2005167994A; US7525351B2; US20050093583A1; US20080068048A1; DE102004033105B4; DE102004033105A1

Description

本発明は、固定周波数クロック出力に関し、特に、可変高周波入力クロックと非関連固定周波基準信号とを有する固定周波数クロック出力に関する。

従来技術において、固定された周波数のビデオクロック入力周波数を提供するために、高周波数の組み込み型の位相同期ループ（ＰＬＬ）を使用することができる。所望の周波数を提供するためか、又は出力周波数を変更するために、追加の水晶か又は発振器が必要とされる可能性がある。その入力周波数は固定されている。各クロックは、個別のＰＬＬを必要とする。そのビデオ周波数を、全システムに影響を与えることなく容易に変更することはできない。ＰＬＬは、かなりの特定用途向け集積回路（ＡＳＩＣ）の実資源を消費し、水晶は、高価である。ビデオ周波数を変更することは、基板変更が必要となる可能性がある。ある用途について、例えば、インライン式のレーザ印刷は、ビデオ周波数が、印刷エンジン機構に合わせて較正されなければならならず、従って、基板変更は現実的ではない。

従来技術において、複雑なタップ・ディレイ帰還ループが用いられている。該遅延素子は、特注設計の必要がある。その設計は、処理、電圧、温度（これらを合わせてＰＶＴ）、及びＰＶＴドリフトを調整するために、実時間の較正を必要とする。遅延素子は、複雑な製造試験手順を必要とし、汎用ではない。ディザ処理された入力基準を使用することができず、無線周波干渉（ＲＦＩ）を低減するために出力周波数スペクトルを容易に不鮮明にすることができない。複雑な較正及び試験機能のため、設計は大規模である。

本発明は、例えばレーザプリンタのためのビデオクロックといった、小程度のジッタは許容できるが、正確な長期間の周波数が要求される用途のための非常に高精度のクロック周波数を生成する。いくらかのサブピクセルのジッタは受け入れることができるが、全体的なピクセルレート（ピクセル速度）は正確で且つ一定でなければならない。ある用途においては、ジッタは、ＥＭＩスペクトルを不鮮明にするために望ましい場合がある。例えば、高周波数の入力クロックが変調される場合には、依然としてジッタ及び周波数の規格内のまま、そのビデオクロックのエッジもまた変調される。

その最も単純な形態において、周波数シンセサイザは、ディザ処理された信号と基準信号とを受信する。これらの二つの入力から、一定周波数の信号が生成される。そのディザ処理された信号は、基準信号Ｆｒｅｆを受信する、オプションの変調されたアナログＰＬＬによって提供されることができる。周波数シンセサイザは、入力周波数としてのＰＬＬの出力のＦｄｉｔｈｅｒと、基準信号Ｆｒｅｆとを受信して、ビデオクロック周波数信号Ｆｏｕｔを生成する。コンフィギュレーションレジスタは、データと制御信号とを、ＰＬＬ及び周波数シンセサイザと送受信する。

周波数シンセサイザの一実施形態において、「単純な予測器＆補正器」は、ディザ処理された信号Ｆｄｉｔｈｅｒと基準信号Ｆｒｅｆとを受信する。これらの入力から、「単純な予測器＆補正器」は、「REMOVE_PULSE（パルス除去）」信号を生成する。ＦｄｉｔｈｅｒとＦｒｅｆと「REMOVE_PULSE（パルス除去）」信号とを受信する出力発生器は、「CLEAR_PULSE（パルスクリア）」信号とビデオ周波数信号とを生成する。「単純な予測器＆補正器」と出力発生器との両方は、データと制御信号とを、コンフィギュレーションレジスタと送受信する。

周波数シンセサイザの他の実施形態において、予測器は、ディザ処理された信号Ｆｄｉｔｈｅｒと基準信号Ｆｒｅｆとを受信する。補正器は、ＦｄｉｔｈｅｒとＦｒｅｆと予測器の出力とを受信する。補正器の出力は、除去するクロックの小数（本明細書における「クロックの小数」とは、完全な1クロックには満たない端数のクロックを表している）を示す。累算器は、補正器の出力とＦｄｉｔｈｅｒとを受信する。累算器の出力とＦｄｉｔｈｅｒとから、出力発生器は、一定周波数の信号Ｆｏｕｔを生成する。上述のブロックは全て、データと制御信号とを、コンフィギュレーションレジスタと送受信する。

小程度のジッタは許容できるが、正確な長期間の周波数が要求される用途のための非常に高精度のクロック周波数を生成することができる。

本発明は、例えばレーザプリンタのためのビデオクロックといった、小程度のジッタは許容できるが正確な長期間の周波数が要求される用途のための非常に高精度のクロック周波数を生成するための方法を提供する。いくつかのサブピクセルのジッタは受け入れることができるが、全体的なピクセルレートは正確で且つ一定でなければならない。ある用途においては、ジッタは、ＥＭＩスペクトルを不鮮明にするために望ましい場合がある。例えば、高周波数の入力クロックが変調される場合には、依然としてジッタ及び周波数の規格内のまま、そのビデオクロックのエッジもまた変調される。

本発明は、既知の固定基準周波数と高速なディザ処理されたクロックとを利用する。どれだけの数の出力クロックのエッジ（又はパルス）が発生されるべきかを計算するために、既知の基準間隔が用いられる。出力遷移の期待される数と実際のものとを比較することによって、抑制している、すなわち「飲み込んでいる」エッジか又はパルスが出力上にある信号の誤差を補正することができる。このことは、累積的な誤差を統計的に零近くまで低減する。

動作中、周波数シンセサイザは、ディザ処理された信号と安定した基準信号とを受信する。これらの二つの入力から、一定の周波数の信号が生成される。

図１は、本発明のシステム１０の機能ブロック図である。オプションの変調されたアナログＰＬＬ１２は、基準信号Ｆｒｅｆを受信する。周波数シンセサイザ１４は、入力周波数としてのＰＬＬの出力Ｆｄｉｔｈｅｒと、基準信号Ｆｒｅｆとを受信して、ビデオクロック周波数信号Ｆｏｕｔを生成する。コンフィギュレーションレジスタ１６は、データと制御信号とを、ＰＬＬ１２、及び周波数シンセサイザ１４と送受信する。

例示的な用途において、レーザプリンタコントローラは、２０．１２３４５ＭＨｚの正確なピクセルレートを要求する。出力信号においては、サブピクセルの解像度が要求される。生成されるビデオクロックは、その周波数の１２倍（１２×２０．１２３４５ＭＨｚ＝２４１．４８１４ＭＨｚ）にまで達する可能性がある。制御器システムの残りは、２５０ＭＨｚまでの１つのクロックと、４８．０００ＭＨｚの１つの固定のＩ／Ｏ周波数とを必要とする。その２５０ＭＨｚまでのクロックは更に、ＥＭＩを低減するために変調される。ビデオ周波数は、例えば、ＰＬＬからの４８．０００ＭＨｚ及び５００±１０ＭＨｚの、システム内に既にあるクロックから生成される。Ｆｏｕｔは、例えば２４５ＭＨｚの、最低速の周波数の半分の周波数を超えることはできない。ビデオ出力は、最低速のディザ処理された入力クロックの半分の周波数よりも低いまま、可能な限り最も高い倍数のビデオ周波数とすべきである。

図２は、図１において示される周波数シンセサイザ１４の一実施形態の機能ブロック図である。「単純な予測器＆補正器」１８は、ディザ処理された信号Ｆｄｉｔｈｅｒと基準信号Ｆｒｅｆとを受信する。これらの入力から、「単純な予測器＆補正器」１８は、「REMOVE_PULSE（パルス除去）」信号を生成する。ＦｄｉｔｈｅｒとＦｒｅｆと「REMOVE_PULSE（パルス除去）」信号とを受信する出力発生器２０は、「CLEAR_PULSE（パルスクリア）」信号とビデオ周波数信号とを生成する。「単純な予測器＆補正器」１８と出力発生器２０との両方は、データと制御信号とを、コンフィギュレーションレジスタと送受信する。

図３は、図２において示される「単純な予測器＆補正器」１８についてのフロー処理図１００を示す。ステップ１１０において、EXPECTED_VALUE（期待値）小数カウンタが初期化される。ステップ１２０において、固定基準エッジが受信されているかどうかが判定される。固定基準エッジが受信されていない場合には、ステップ１２０が繰り返される。固定基準エッジが受信されている場合には、ステップ１３０において、EXPECTED_VALUE小数カウンタが更新される。ステップ１４０において、実際の値が、EXPECTED_VALUE小数カウンタの整数よりも大きいかどうかが判定される。実際の値が、EXPECTED_VALUE小数カウンタの整数以下の場合には、ステップ１２０が繰り返される。実際の値が、EXPECTED_VALUE小数カウンタの整数よりも大きい場合には、ステップ１５０において、「REMOVE_PULSE（パルス除去）」フラグが設定される。

図４は、図２において示される出力発生器２０についてのフロー処理図２００を示す。ステップ２１０において、ACTUAL_VALUE（実際の値）整数カウンタが初期化される。ステップ２２０において、出力信号が初期化される。ステップ２３０において、高周波数のエッジが存在するかどうかが判定される。高周波数のエッジが存在しない場合には、高周波数のエッジが検出されるまでステップ２３０が繰り返される。高周波数のエッジが存在する場合には、次にステップ２４０において、REMOVE_PULSE（パルス除去）フラグが設定されているかどうかが判定される。REMOVE_PULSEフラグが設定されている場合には、次にステップ２５０において、REMOVE_PULSEフラグがクリアされ、処理はステップ２３０へと戻る。REMOVE_PULSEフラグが設定されていない場合には、ステップ２６０において、ACTUAL_VALUEカウンタがインクリメントされる。ステップ２７０において、出力信号が切り替えられ、処理はステップ２３０へと戻る。

図５において示される実施形態は、各サンプル周期（より低い固定周波数クロックがサンプル周期を画定する）の単一パルスを除去することを可能にする。図５は、周波数シンセサイザ１４の代替の機能ブロック図である。第１のシンクロナイザ２２は、基準入力ＦｒｅｆとしてのＩ／Ｏクロックと、クロック入力としてのｆ_{ｄｉｔｈｅｒ}（Ｐｉｎ）とを受信する。第１のシンクロナイザ２２の出力に接続されたエッジ検出器２４は、入力として、「TwoEdgeDetectSignal（２エッジ検出信号）」とｆ_{ｄｉｔｈｅｒ}とを受信する。第２のシンクロナイザ２６は、イネーブル信号と、クロック入力としてのｆ_{ｄｉｔｈｅｒ}とを受信する。２４ビット加算器２８は、入力としてのReferenceCount（基準計数）［２３：０］を受信する。期待値計数ラッチ３０は、クリア入力としての第２のシンクロナイザ２６の出力と、クロック入力としてのｆ_{ｄｉｔｈｅｒ}と、データとしての２４ビット加算器２８の出力と、ロード信号としてのエッジ検出器２４の出力とを受信する。２４ビット加算器２８の第２入力と、期待値計数ラッチ３０の出力とは、互いに結合されている。エッジカウンタ３２は、クロック入力としてのｆ_{ｄｉｔｈｅｒ}と、クリア信号としての第２のシンクロナイザ２６の出力とを受信する。比較器３４は、入力として、エッジカウンタ３２の出力と期待値計数ラッチ３０の出力とを受信する。比較器３４は、ロールオーバ出力と、Ａ＞（Ｂ＋１）信号と、Ａ＞Ｂ信号とを生成する。

ReferenceCount［２３：０］は、各基準サンプル周期をカウントする期待パルス数を表わす。それは、（整数と小数とが）混合された数を表わす。

基準周波数が非常に低速である時には、それを２倍にしたくなる可能性がある。TwoEdgeDetect（２エッジ検出）は、単一エッジだけではなく、両方のＦｒｅｆクロックのエッジにおけるサンプリングが要求されている、ことを示す。

基準エッジの間で２つのパルスを除去する必要がある時には、隣接したパルスであって欲しくないかもしれない。何故ならば、隣接したパルスであるとジッタが増加するからである。その第２のパルスを分離して、第１のパルスから除去するためには、所定のクロック数を遅延することが必要である。

第２のパルスの除去を遅延させるクロック数を指定することによって、SecondEdgeRemovalOffset（第２エッジ除去オフセット）がこれを達成する。この指定は、マイクロプロセッサからのコンフィギュレーション設定によってなされる。

動作中、パルスは「飲み込まれている」ため、変調された（ディザ処理された）ＰＬＬは、所望の出力周波数よりも決して低速にはならないはずである。本実施形態において、入力周波数は、４９０ＭＨｚから５１０ＭＨｚまで変化する。２で除算した時は、エッジが飲み込まれなかった場合には、出力は、２４５ＭＨｚと２５５ＭＨｚとの間になるであろう。所望の周波数は２４１．４８１４ＭＨｚであり、２４５ＭＨｚの場合に最低速で入力クロックが動作するので、容認することができる。所望の周波数を達成するために、パルスは常に「飲み込まれる」。

ディザ処理が±２０ＭＨｚである場合には、入力は４８０ＭＨｚに下がる可能性がある。それにより、クロックが飲み込まれなかった場合には、２４０ＭＨｚの出力に至る。この結果は、２４１．４８１４ＭＨｚの所望の周波数よりも低くなる。従って、１１×２０．１２３４ＭＨｚ＝２２１．３５７４ＭＨｚを得るために、ＦＳＹＮＴＨを再調整しなければならず、従って、入力周波数未満のままとなる。所望の周波数は、ReferenceCount信号の値を変更することによって変更される。

図６は、本発明による、周波数シンセサイザ４０の他の実施形態の機能ブロック図である。予測器４２は、ディザ処理された信号Ｆｄｉｔｈｅｒと、基準信号Ｆｒｅｆとを受信する。補正器４４は、Ｆｄｉｔｈｅｒと、Ｆｒｅｆと、予測器４２の出力とを受信する。補正器４４の出力は、除去するクロックの小数を示す。累算器４６は、補正器の出力と、Ｆｄｉｔｈｅｒとを受信する。累算器の出力と、Ｆｄｉｔｈｅｒとから、出力発生器４８は、一定の周波数の信号Ｆｏｕｔを生成する。上述のブロックは全て、データと制御信号とを、コンフィギュレーションレジスタ１６と送受信する。

図７は、図６において示される予測器４２に対応するフロー処理図３００である。ステップ３１０において、高周波数（ＨＦ）のクロックか又はディザ処理されたクロックの平均数が、ｎ個のサンプルについて測定される。ｎは、コンフィギュレーションレジスタを介してユーザによってプログラムされることができる。ステップ３２０において、コンフィギュレーションレジスタによって、サンプルレジスタごとの所望のＨＦクロック数が決定される。ステップ３３０において、コンフィギュレーションレジスタによって、スケールファクタレジスタ値が決定される。ステップ３４０において、測定されたクロック周期と、所望のクロック周期との間の差分が決定される。この差分は、サンプル周期ごとに除去するＨＦクロックの平均数を示す。ステップ３５０において、除去されるＨＦクロックの平均数は、スケールファクタレジスタ値と乗算される。この値は、各ＨＦクロック周期ごとの除去するＨＦクロックの平均小数を示す。

図８は、図６において示される補正器４４に対応するフロー処理図４００である。ステップ４１０において、最終サンプルから誤差が測定される。ステップ４２０において、その誤差は、１クロック当たりのクロック数に換算した小数の誤差にスケーリングされる。ステップ４３０において、そのスケーリングされた誤差は、ＨＦクロックごとに除去するＨＦクロックの平均小数に加算される。その出力は、各クロック周期を除去するクロックの小数を表わす。

動作中、累算器は、補正器から各クロック周期ごとの除去するクロックの小数を受信する。出力発生器は、累算器の出力が１よりも大きい値を有するたびに、例えば、累算器がオーバーフローを起こすたびに、クロックを除去する。

本実施形態は、各クロックのうちのどれほどの数を（平均して）除去すべきかを示す、より低速の予測値を生成する。このことは周波数を接近させるはずであるが、依然として誤差は存在する可能性があり、従って「補正器」が各サンプルの誤差を補う。サンプル周期において除去する画素がどれほどの数なのかを示す代わりに、補正器の出力は、各クロックごとにどれだけの数のクロック（小数の合計）が除去されるべきかを示す。このようにして、画素の大きい割合を各クロックごとに除去させることによって、非常に規則正しい方法で、多くのパルスを除去することができる。累算器は、小数部分の総計をとっており、合計が１か又はそれより大きい場合（オーバーフローを示し、加算の整数部分を保持する必要が無い）は常に、次のクロックが除去される。

予測器は近似することはできるが、より高速な変化に追従することはできないため、厳密に正確に推定することはできない。補正器は、各サンプル周期に注目し、誤差項を生成する。この誤差項は、次に周期ごとのクロック数に正規化される（例えば、通常８クロックを有するサンプル周期中に１クロックを除去すると、次のサンプル周期中の各クロックの１／８クロックを除去する）。この誤差項は、予測器の誤差項に加算され、その結果、累算器が可能な限り除去するクロックの最適な位置と最適な数とを生成することができる。

図６において開示された実施形態は、非常に素晴らしい方法で、各サンプル周期中の多数のパルスの除去を取り扱うことができる。この実施は、サンプル周期ごとに２つ以上のパルスを除去することを可能にするため、周波数の選択に更なる柔軟性を提供する。

本発明のシステム１０の機能ブロック図である。図１において示される周波数シンセサイザ１４の一実施形態の機能ブロック図である。図２において示される「単純な予測器＆補正器」１８についてのフロー処理図１００を示す。図２において示される出力発生器２０についてのフロー処理図２００を示す。周波数シンセサイザ１４の代替の機能ブロック図である。本発明による、周波数シンセサイザ４０の他の実施形態の機能ブロック図である。図６において示される予測器４２に対応するフロー処理図３００である。図６において示される補正器４４に対応するフロー処理図４００である。

符号の説明

１２変調されたアナログ位相同期ループ
１４周波数シンセサイザ
１６コンフィギュレーションレジスタ
１８予測器＆補正器
２０出力発生器
２２第１のシンクロナイザ
２４エッジ検出器
２６第２のシンクロナイザ
２８加算器
３０期待値計数ラッチ
３２エッジカウンタ
３４比較器
４０周波数シンセサイザ、装置
４２予測器
４４補正器
４６累算器
４８出力発生器

Claims

基準信号と、
ディザ処理された信号と前記基準信号とを受信して、一定周波数の出力を生成する、周波数シンセサイザ（１４，４０）と、
データと制御信号とを、前記周波数シンセサイザと送受信するコンフィギュレーションレジスタ（１６）
とを備え、
前記周波数シンセサイザ（４０）は、
ディザ処理された周期ごとに除去するためのディザ処理された周期の平均数を示す第１の出力信号を生成する予測器（４２）と、
前記第１の出力信号を受信して、各ディザ処理された周期ごとに除去するためのディザ処理された周期の小数を示す第２の出力信号を生成する、補正器（４４）と、
前記第２の出力信号を受信して、ディザ処理された周期の前記小数をカウントするよう動作して、ある整数に到達した時にディザ処理された周期を除去する、累算器（４６）
とを含む、回路。
前記基準信号を受信して、前記ディザ処理された信号を生成する、変調されたアナログ位相同期ループ（１２）を更に備える、請求項１に記載の回路。
前記周波数シンセサイザ（１４）は、
前記ディザ処理された信号と前記基準信号とを受信して、「パルス除去」信号を生成する、予測器＆補正器（１８）と、
前記ディザ処理された信号と前記基準信号と前記「パルス除去」信号とを受信して、「パルスクリア」信号と前記一定周波数の出力とを生成する、出力発生器（２０）
とを含む、請求項１に記載の回路。
前記予測器（４２）は、
前記基準信号のサンプルについてディザ処理された周期の平均数を測定するための手段と、
前記第１の出力信号と、前記基準信号のサンプルごとのディザ処理された周期の所望数とを受信して、前記基準信号のサンプルごとに除去するためのディザ処理された周期の平均数を示す差分を生成する、比較器と、
前記差分を受信して、スケールファクタレジスタ値に従って前記差分をスケーリングするよう作動する、乗算器
とを含む、請求項１に記載の回路。
基準信号と、
ディザ処理された信号と前記基準信号とを受信して、一定周波数の出力を生成する、周波数シンセサイザ（１４，４０）と、
データと制御信号とを、前記周波数シンセサイザと送受信するコンフィギュレーションレジスタ（１６）
とを備え、
前記周波数シンセサイザ（１４）は、
基準入力としてのシステムクロックと、前記位相同期ループ出力とを受信して、第１の出力を生成する、第１のシンクロナイザ（２２）と、
前記第１の出力と前記位相同期ループ出力とを受信して、エッジ信号を生成する、エッジ検出器（２４）と、
イネーブル信号と前記システムクロックとを受信して、第２の出力を生成する、第２のシンクロナイザ（２６）と、
基準計数信号を受信して、加算器出力信号を生成する、加算器（２８）と、
クリア入力としての前記第２の出力と、クロック入力としての前記システムクロックと、データとしての前記加算器出力信号と、ロード信号としての前記エッジ信号とを受信して、ラッチ出力を生成する、期待値計数ラッチ（３０）と、
前記システムクロックと、クリア信号としての前記第２の出力とを受信して、カウンタ出力を生成する、エッジカウンタ（３２）と、
前記カウンタ出力と前記ラッチ出力とを受信して、ロールオーバ出力と、Ａ＞（Ｂ＋ｌ）信号と、Ａ＞Ｂ信号とを生成する、比較器（３４）と、
前記ロールオーバ出力、Ａ＞（Ｂ＋ｌ）信号、及びＡ＞Ｂ信号を受信して一定周波数の信号を生成する論理回路
とを含み、
前記加算器は、前記ラッチ出力を更に受信する回路。